[发明专利]无干扰过采样时钟和数据恢复

说明书

技术领域

本发明基本上关于一种集成电路，更具体地说是关于一种时钟和数据恢复电路。

背景技术

在高速串行数据通信如关于通用串行总线的领域，通常使用时钟和数据恢复(CDR)电路。在很多应用中，发送不带有伴随时钟信号的高速数据流。接收器上的CDR通过近似的频率参考产生时钟，然后与数据流中的变化相位对齐。然而时钟和数据之间数据抖动和相位误差会在CDR中恢复的时钟和数据误差中导致干扰(脉冲过小以至于不能合适地触发触发器或逻辑门)。而且，集成电路工艺偏差、运行温度和电源变化也对采样窗口宽度以及位于恢复的时钟和数据精度上的那些具有负面影响。

发明内容

针对现有技术的缺陷，本发明提供了一种时钟和数据恢复(CDR)电路，包括：

设置为检测串行输入数据的边沿和提供边沿检测结果的边沿检测器，其中利用多个时钟相位过采样所述串行输入数据；

用于选择恢复时钟的所述多个时钟相位之一的边沿选择器，其中将所述边沿选择器设置为提供边沿选择结果，作为第一输入端接收最终边沿选择结果，以及作为第二输入端接收所述边沿检测结果；以及

设置为提供所述恢复的时钟和恢复的数据的相位选择器。

根据本发明所述的CDR电路，其中当前边沿选择结果具有相位数X加Round(N/2)则将所述边沿选择器设置为提供新的边沿选择结果，其中所述最终边沿选择结果具有相位数整数X，且N为所述多个时钟相位的数。

根据本发明所述的CDR电路，其中Round(N/2)为N/2的四舍五入数。

根据本发明所述的CDR电路，其中所述新边沿选择结果具有相位数X加Round(N/2)加1。

根据本发明所述的CDR电路，其中所述相位选择器为同步相位选择器。

根据本发明所述的CDR电路，其中所述同步相位选择器包括至少一个D触发器和至少一个组合的逻辑门。

根据本发明所述的CDR电路，其中所述同步相位选择器利用了与所述边沿选择器相同的多个时钟相位。

根据本发明所述的CDR电路，其中所述边沿检测器在N相位过采样所述串行输入数据，且所述N相位平分一个时钟周期。

根据本发明所述的CDR电路，其中所述边沿选择器选择所述多个时钟相位之一，使得选择了的时钟相位靠近在所述串行输入数据的检测了的边沿之间的中点。

根据本发明所述的一种恢复来自串行输入数据的时钟和数据的方法，包括：

检测所述串行输入数据的边沿以提供边沿检测结果，其中利用多个时钟相位过采样所述串行输入数据；

选择其中一个所述多个时钟相位从而提供基于最终边沿选择结果和所述边沿检测结果的边沿选择结果；以及

通过相位选择器提供恢复的时钟和恢复的数据。

根据本发明所述的方法，还包括对比当前边沿选择结果的相位数和所述最终边沿选择结果的相位数。

根据本发明所述的方法，如果所述当前边沿选择结果和所述最终边沿选择结果之间的相位数差具有的相位数X为Round(N/2)则还包括选择新边沿选择结果，其中N为所述多个时钟相位的数量。

根据本发明所述的方法，其中Round(N/2)为N/2四舍五入的数。

根据本发明所述的方法，其中所述新边沿选择结果具有的相位数为X加Round(N/2)加1。

根据本发明所述的方法，其中所述相位选择器为同步相位选择器。

根据本发明所述的方法，其中所述同步相位选择器包括至少一个D触发器和至少一个组合的逻辑门。

根据本发明所述的方法，其中所述同步相位选择器利用与所述边沿检测器相同的多个时钟相位。

根据本发明所述的方法，其中在N相位过采样所述串行输入数据，且所述N相位平分一个时钟周期。

根据本发明所述的方法，其中选择所述多个时钟相位之一包括选择接近位于所述串行输入数据的所述检测了的边沿之间的中点的时钟相位。

根据本发明所述的一种集成电路，包括时钟和数据恢复(CDR)电路，所述CDR电路包括：

设置为检测串行输入数据的边沿和提供边沿检测结果的边沿检测器，其中利用多个时钟相位过采样所述串行输入数据；