[发明专利]防止延迟锁相环错误锁定的方法及其系统

权利要求书

1.一种防止延迟锁相环错误锁定的方法，其特征在于：该方法包括以下步骤：

1)延时持续增加阶段：

1.1)输入时钟经输入时钟分频电路分频后，所得到的分频输入时钟分别输入控制逻辑电路的I鉴相器和II鉴相器；

1.2)反馈时钟经反馈时钟分频电路进行差分分频后，得到两路差分反馈时钟，分别输入控制逻辑电路的I鉴相器和II鉴相器；

1.3)I鉴相器和II鉴相器对分频输入时钟和两路差分反馈时钟进行采样、比较后，当I鉴相器和II鉴相器的输出发生从1到0或从0到1的翻转时，发出锁定信号；

2)微调阶段。

2.根据权利要求1所述的防止延迟锁相环错误锁定的方法，其特征在于：所述步骤2)中的具体步骤如下：

2.1)对步骤1.2)中的分频后得到的一路差分反馈时钟进行延迟，

2.2)对该延时差分反馈时钟进行采样，根据对延迟的差分反馈时钟的采样结果，决定采用不同的采样输出进行微调。

3.根据权利要求2所述的防止延迟锁相环错误锁定的方法，其特征在于：所述步骤2.2)中若延迟的差分反馈时钟的的采样结果为1，采用I鉴相器的输出结果控制延时链增减，若延迟的差分反馈时钟的的采样结果为0，采用II鉴相器的输出结果控制延时链增减。

4.一种防止延迟锁相环错误锁定的系统：其特征在于：该系统包括输入时钟分频电路、反馈时钟分频电路和控制逻辑电路，所述输入时钟分频电路和反馈时钟分频电路分别接入控制逻辑电路。

5.根据权利要求4所述的防止延迟锁相环错误锁定的系统：其特征在于：所述控制逻辑电路包括I鉴相器、II鉴相器、延时单元、触发器、锁定判断电路和多路选择器，所述输入时钟分频电路接入I鉴相器，所述反馈时钟分频电路接入II鉴相器，所述I鉴相器和II鉴相器分别接入锁定判断电路，所述输入时钟分频电路接入触发器，所述反馈时钟分频电路通过延时单元接入触发器，所述I鉴相器、II鉴相器和触发器分别接入多路选择器。

6.根据权利要求5所述的防止延迟锁相环错误锁定的系统：其特征在于：所述延时单元采用与非门延时单元。

7.根据权利要求3或4或5或6所述的防止延迟锁相环错误锁定的系统：其特征在于：所述输入时钟分频电路和反馈时钟分频电路均采用触发器。