[发明专利]半导体器件结构及其制备方法

说明书

技术领域

本发明涉及半导体集成电路制备技术领域，尤其涉及一种半导体器件结构及其制备方法。

背景技术

随着半导体技术的不断发展，半导体器件的特征尺寸不断减小，MOS晶体管的栅氧化层的厚度也随之不断降低，当集成电路进入65nm技术节点以下时，栅氧化层的厚度已降低至1nm以下。由于栅氧化层的厚度如此之薄，因此栅氧化层的性能成为一个突出的问题，栅氧化层的可靠性变得至关重要。栅氧化层的可靠性通常由栅氧化层完整性(GOI，Gate Oxide Integrity)进行衡量。而栅氧化层完整性一般通过斜坡电压(Voltage Ramp)法进行检测。通过斜坡电压测试可以反映被测半导体器件在斜坡电压应力下的击穿特性，从而对检测半导体器件的栅氧化层完整性起到参考作用。

请参考图1，图1为现有的半导体器件结构的剖面图，如图1所示，现有的半导体器件结构包括：

半导体衬底101；

形成于所述半导体衬底101上的半导体器件区102；具体地，所述半导体器件区包括阱区、形成于阱区上的栅氧化层和栅极、以及形成于阱区内的源漏区；其中，一阱区与另一阱区之间通过浅沟槽(STI，Shallow Trench Isolation)隔离；

形成于所述半导体衬底101上的金属互连线；具体地，所述金属互连线包括从底层金属层至顶层金属层103的多层金属层；

底层钝化层104，覆盖所述金属互连线中的顶层金属层103；

金属铝105，沉积于所述底层钝化层104上，且与顶层金属层103电性连接；

第一钝化层，覆盖所述底层钝化层104及所述金属铝105；具体地，所述第一钝化层包括二氧化硅层106及形成于所述二氧化硅层106上的氮化硅层107；所述二氧化硅层106及所述氮化硅层107通过CVD工艺形成。

请参考图2A至图2B，其为现有的制备半导体器件结构的方法中的器件剖面图，如图2A至图2B所示，现有的制备半导体器件结构的方法包括如下步骤：

首先，提供半导体衬底101；

然后，在所述半导体衬底101上形成器件区102；具体地，在所述半导体衬底101内形成阱区，在所述阱区上依次形成栅氧化层及栅极，并在所述阱区内形成源漏区，其中，阱区之间通过STI进行隔离；

随后，在所述半导体衬底101上形成金属互连线；具体地，完成从底层金属层(Bottom Metal)至顶层金属层(Top Metal)103的制备；

之后，在所述半导体衬底101上制备底层钝化层104，所述底层钝化层104覆盖所述金属互连线中的顶层金属层103；

其后，对所述底层钝化层104进行光刻及刻蚀，露出部分所述顶层金属103；

接着，在所述底层钝化层104上沉积金属铝105，所述金属铝105与所述部分顶层金属层103相连；

接下来，沉积第一钝化层，所述第一钝化层覆盖所述金属铝105及所述底层钝化层104；其中，所述第一钝化层包括二氧化硅层106及位于所述二氧化硅层106上的氮化硅层107；该步骤完成后的半导体器件结构的剖面图如图1所示；

接着，依次形成垫圈(Seal Ring)结构108及焊接点(Pad)109；其中垫圈结构108设置在切割道旁边，其存在是为了在封装的时候能够把芯片切割开；

具体地，形成垫圈结构108的步骤包括：在所述第一钝化层上涂光刻胶，并在所述光刻胶内形成垫圈结构图形；以所述图形化的光刻胶为掩模，对所述第一钝化层及所述底层钝化层104进行刻蚀，在所述第一钝化层及所述底层钝化层104中形成垫圈结构108，如图2A所示。

具体地，形成焊接点的步骤包括：在所述第一钝化层上涂光刻胶，并在所述光刻胶内形成焊接点图形；以所述图形化的光刻胶为掩模，对所述第一钝化层进行刻蚀，露出所述金属铝105，形成焊接点109，如图2B所示。

由于现有的半导体器件结构没有在半导体衬底的背面形成钝化层，而栅氧化层的厚度又很薄，因此，在栅极漏电流的作用下，极易造成栅氧化层击穿，从而破坏栅氧化层的完整性。

因此，有必要对现有的半导体器件的结构及其制备方法进行改进。

发明内容

本发明的目的在于提供一种半导体器件结构及其制备方法，以提高半导体器件的性能。

为解决上述问题，本发明提出一种半导体器件结构，制备在一半导体衬底上，包括半导体器件区及金属互连线，所述金属互连线上形成有第一钝化层，所述半导体衬底的背面形成有第二钝化层。