[发明专利]电子设备

说明书

技术领域

本发明涉及电子设备。

背景技术

关于对DRAM(Dynamic RAM：动态随机存取存储器)的存取，在由JEDEC(Joint Electron Device Engineering Council：固态技术协会)进行了标准化的控制方式中，在每个选择芯片中只规定了相同数据总线宽度的系统(例如，虽然在专利文献1中记载了每个选择芯片具有不同数据总线宽度的系统，但是没有记载控制方式)。

[专利文献1]：日本特开2009-116962号

因此，在数据总线宽度根据选择芯片而不同的系统中，利用以往的控制方式无法顺利地访问DRAM。

发明内容

本发明的目的在于，提供一种在数据总线宽度根据选择芯片而不同的系统中顺利地访问DRAM的技术。

为了解决上述课题，本申请的发明是具备控制第1存储器和第2存储器的存储器控制电路的电子设备，上述第1存储器经由第1数据总线与上述存储器控制电路连接，上述第2存储器经由上述第1数据总线和第2数据总线与上述存储器控制电路连接，上述第1数据总线和上述第2数据总线的总线宽度的和是上述第1数据总线的总线宽度的a倍，上述存储器控制电路当接收到向上述第2存储器的访问请求时，根据该访问请求目的地地址来发行用于b次访问上述第2存储器的指令，并访问该第2存储器，当接收到向上述第1存储器的访问请求时，根据该访问请求目的地地址来发行用于a×b次访问上述第1存储器的指令，并访问该第1存储器。

附图说明

图1是表示应用了本发明的一个实施方式的电子设备的硬件构成的一例的图。

图2是表示控制器的硬件构成的一例的图。

图3是表示地址变换部的硬件构成的一例的图。

图4是表示用于地址变换的变换表的概略数据构造的图。

图5是表示N(＝32)位访问时的地址变换的说明图和存储在DRAM中的数据的格式的图。

图6是表示M1(＝16)位访问时的地址变换的说明图和存储在DRAM中的数据的格式的图。

图7是表示对DRAM的访问处理的流程图。

图8是表示M1(＝16)位访问时的控制信号的波形的图。

图9是表示N(＝32)位访问时的控制信号的波形的图。

图10是表示标准DRAM和可选DRAM的数据总线宽度的组合的图。

附图标记说明：

100...电子设备、110...控制器、120...引擎部、130...SOC、140...CPU、150...存储器控制部、151...主控制部、152...地址变换部、153...写入缓存、154...读取缓存、155...接口、160...DRAM、161...标准DRAM、162...可选DRAM、200...信息处理装置、1521...输入选择器、1522...N位访问地址变换部、1523...M1位访问地址变换部、1524...输出选择器

具体实施方式

下面参照附图对本发明的实施方式的一例进行说明。

图1是表示应用了本发明的一个实施方式的电子设备100的硬件构成的一例的图。如图所示那样，电子设备100与信息处理装置200连接。

信息处理装置200作为电子设备100的主机发挥作用。信息处理装置200是普通的计算机，具备未图示的CPU、RAM、ROM、硬盘等辅助存储装置、显示器、键盘、鼠标等输入装置和通信接口。在信息处理装置200中执行应用程序和驱动程序(例如打印机驱动程序)。

电子设备100例如作为执行普通的打印处理的打印机发挥作用。电子设备100如图所示那样，具备作为控制电子设备100中的各种处理的电子设备控制装置的控制器110以及向打印介质进行打印和读取原稿的引擎部120。

控制器110具备CPU140、存储器控制器150、DRAM160、I/O(Input/Output(输入/输出))控制ASIC(专用集成电路)170。控制器110控制引擎部120等各种机构，实现包含各种图像处理等的打印功能、传真功能、扫描功能和复印功能等。但是，控制器110并不限定于该构成，例如也可以将CPU140内置于存储器控制器150中。

另外，后面将搭载有上述的CPU140、存储器控制器150和I/O控制ASIC170的集成电路称为SOC(System On a Chip：系统级芯片)130。

CPU140经由存储器控制器150访问DRAM160，通过读写各种数据来执行各种处理。CPU120向存储器控制器150发出用于访问DRAM160的访问请求。