[发明专利]金属导线结构以及沟槽制造方法

说明书

技术领域

本发明涉及半导体元件及制作工艺技术，且特别是涉及金属导线结构以及沟槽制作方法。 

背景技术

随着半导体芯片上集成电路的密度越来越大，用以定义图案的光掩模的分辨率也随之增加，但因曝光光源波长范围的限制，光掩模的分辨率也已到达极限，除非将曝光光源波长向下缩小，否则光掩模的分辨率已无法符合下一代集成电路的需求。为能解决此一问题，将图案分离成两张分辨率较低的光掩模来分别曝光后合成同一层结构，例如金属导线结构，已是为现今常见的作法。 

由于曝光过程中必然会发生对准误差，因此在两光掩模分别定义出的导线接合处便设有重叠区域，但重叠区域会受到两次蚀刻的侵袭，很容易过度蚀刻而造成后续制作工艺的困扰，而如何改善此类惯用手段的缺失，为发展本案的主要目的。 

发明内容

因此，本发明的目的之一在于提供一种金属导线结构，以达成改善惯用手段的缺失的目的。 

本发明的另一目的是提供一种沟槽制作方法，以达成改善惯用手段的缺失的目的。

具体地，本发明实施例提出的一种金属导线结构，其包含基板、目标层、沟槽以及导线。目标层位于基板上方；沟槽形成于目标层中，沟槽底部具有微沟槽且微沟槽的深度不大于50埃；导线镶嵌于沟槽中。 

在本发明的一实施例中，上述的基板为硅基板，目标层为超低介电常数材料(ULK)。 

在本发明的一实施例中，上述的导线为栅极电极，且栅极电极由多晶硅或金属完成。 

在本发明的一实施例中，上述的导线为内连线，且内连线为铜线。 

在本发明的一实施例中，上述的微沟槽位于第一光掩模与第二光掩模所重叠定义的区域。 

在本发明的一实施例中，上述的微沟槽位于第一光掩模与第二光掩模所重叠定义且产生部分未对准(Partially mis-aligned)的区域。 

在本发明的一实施例中，上述的微沟槽上方的导线属于I型交接处、T型交接处、L型转角处、∏型交接处或S型转角处。 

本发明实施例提出的一种沟槽制造方法，其包含下列步骤：提供一基板；在基板上方依序形成目标层与多层掩模层，多层掩模层至少包含金属掩模层与介电层；在多层掩模层上方形成第一光致抗蚀剂结构层；使用第一光掩模对第一光致抗蚀剂结构层进行定义而形成第一开口；使用第一开口对露出的多层掩模层进行蚀刻，用以除去介电层而露出金属掩模层后，再除去第一光致抗蚀剂结构层；在多层掩模层上方形成第二光致抗蚀剂结构层；使用第二光掩模对第二光致抗蚀剂结构层进行定义而形成第二开口，第二开口与第一开口的位置有部分重叠；使用第二开口对露出的多层掩模层进行蚀刻以除去介电层而露出金属掩模层后，再除去第二光致抗蚀剂结构层；使用剩余的介电层为掩模对金属掩模层进行蚀刻而形成第三开口；以及使用第三开口对露出的目标层进行蚀刻而完成沟槽。 

在本发明的一实施例中，上述的沟槽制作方法更包含下列步骤：在沟槽中镶嵌一导线。 

在本发明的一实施例中，上述的多层掩模层中还包含缓冲层(bufferlayer)，位于金属掩模层与目标层之间。 

在本发明的一实施例中，上述的缓冲层由氮氧化硅或氮化硼完成，金属掩模层由氮化钛/钛层完成，介电层由氧化硅、氮化硅、氮氧化硅、碳化硅或碳氧化硅完成，金属掩模层与缓冲层的蚀刻选择比为大于8，介电层与金属掩模层的蚀刻选择比为大于5。 

在本发明的一实施例中，上述的第一光致抗蚀剂结构层与第二光致抗蚀剂结构层各由三层光致抗蚀剂结构层完成。 

在本发明的一实施例中，上述的介电层厚度的范围介于金属掩模层厚度 的五倍与金属掩模层厚度的0.8倍之间。 

在本发明的一实施例中，上述的多层掩模层中更包含第二介电层与第二金属掩模层，位于上述的金属掩模层的下方，而上述的沟槽制造方法更包含：使用第三开口对露出的第二介电层进行蚀刻而露出第二金属掩模层；以及使用第三开口对露出的第二金属掩模层进行蚀刻。 

本发明实施例通过制作工艺的改良，使得微沟槽的深度不会超过50埃因而远小于惯用手段所产生的微沟槽的深度，因此可有效避免后续制作工艺的困扰，进而改善惯用手段的缺失，达成发展本案的主要目的。 

附图说明

图1为本发明利用两张光掩模来完成铜导线镶嵌所需沟槽结构之中针对重叠区域进行重点表示的布局上视示意图； 

图2a至图2h为本发明针对重叠区域进行重点表示的本案较佳实施例方法步骤流程示意图； 

图3a至图3c为本发明针对重叠区域进行重点表示的另一较佳实施例方法的部分步骤流程示意图；