[发明专利]低电能静态随机存取存储器

说明书

技术领域

本发明有关于静态随机存取存储器，特别有关于读取模式中会让存储格电路位于一低电压下，并在写入模式中会让存储格电路位于一高电压下的静态随机存取存储器。

背景技术

图1绘示了已知技术的6T(6晶体管)静态随机存取存储器结构。如图1所示，6T静态随机存取存储器结构具有多个存储格电路，但仅标示其中两个存储格电路101、103作为说明。

在6T SRAM格的读取操作中(图2)，当WL根据存取NMOS(通路晶体管)以及拉低NMOS间的分压效应被选择时，会在存储格存取端“0”(图2中的NT)产生读取干扰电压。此种读取干扰电压降低了读取静态噪声边界(ReadStatic Noise Margin，RSNM)，而且可能造成存储格静态错误而限制了读取的最低操作电压。若读取干扰电压超过了相对的存储格反相器预设行程临界电压(trip voltage)，此存储格可能因而翻转。在读/写操作期间，被选择的字线上的半选存储格施行虚拟读取操作，因此可能会有“半选干扰”的现象，如同图1所示的被选择存储格的读取干扰现象。

在待机模式下，存储格阵列的供应电压可被降低以减少电能消耗。在读取模式中，存储格阵列的供应电压须被拉升至较高的电压以维持适当的RSNM以及读取表现。在写入模式中，为了帮助存储格的数据写入，存储格阵列的供应电压须维持在低点。然而，低存储格阵列供应电压会加剧“半选择干扰现象”，且半选择存储格可能因此反转。结果，整个主动存储库的存储格阵列供应电压须被拉升至较高电压电平，因此会造成更多电能消耗。

发明内容

因此，本发明的一目的为提供一SRAM，其可在写入模式时将存储格阵列供应电压维持在低电平以帮助数据的写入，并降低写入模式的电能消耗。此外，SRAM的存储格阵列供应电压仅在读取模式时被拉升以维持适当的RSNM。而且，SRAM在写入模式时将存储格阵列供应电压维持在低电平可达成超低电能(Ultra Low Power，ULP)模式操作，此种功能是传统的6T SRAM所无法达成的。

本发明的另一目的为提供一SRAM，其可在写入模式时将存储格阵列供应电压维持在低电平以帮助数据的写入，并降低写入模式的电能消耗。而且，在读取期间仅有被选择的SRAM字段的存储格阵列供应电压被拉升以维持适当的RSNM并最小化电能消耗。根据本发明的实施例的SRAM在读取模式时将未被选取的字段的格阵列供应电压维持在低电平，并仅拉升被选取的字段的格阵列供应电压，因此可达成绝对低电能(Absolute Low Power，ALP)模式操作。

本发明的一示范性实施例揭露了一种静态随机存取存储器，包含：至少一存储格电路，包含了具有至少二反相器的一闭锁电路，且包含用以接收电能的两电能接收端；以及一电能供应电路，用以提供该电能至该存储格电路，使得当数据被写入至该闭锁电路时，该闭锁电路的供应电压低于一预定电压。在一实施例中，存储格电路包含多个数据存取端，且数据存取端由至少二通路晶体管开关装置所控制。

在一示范性实施例中，电能供应电路可还包含一逻辑电路，使得只有被选择的字段在读取模式时其格阵列供应电压会被拉升至高电压。

而且，根据前述实施例，仅有存储格的一边(半存储格)的存储格阵列供应电压在读取模式时被拉升，使得存储格供应切换电能以及噪声可被降低，且存储格供应切换电能的切换速度会因此增加。而且，在绝对低电能模式中，仅有被选择的字段的格阵列供应电压会被切换，使得切换电能以及噪声可更加地降低，且可更为增加存储格供应切换电能的切换速度。此外，仅需要简单的控制电路结构。举例来说，每一字段仅需要一个电能开关装置以及电能维持装置。而且，仅需要简单的解码逻辑电路便可在绝对低电能模式下操作。装置和所需要的面积也可藉此缩小。

附图说明

图1绘示了已知技术的静态随机存取存储器结构

图2绘示了6T的SRAM中“半干扰”问题的示意图。

图3为一方块图，是描述依据本发明一实施例的静态随机存取存储器300。

图4为一电路图，描述本发明一实施例的一静态随机存取存储器的详细结构。

图5为一电路图，是描述依据本发明另一实施例所示的静态随机存取存储器的详细结构，其中多个字段共享一电能维持器。

图6为一电路图，是描述依据本发明另一实施例所示的静态随机存取存储器的详细结构，其中该静态随机存取存储器使用了一可编程的电能维持器。