[发明专利]一种锁相环回路中相位差检测方法、装置及电路

说明书

技术领域

本发明涉及本发明涉及电子技术领域，尤其涉及一种锁相环回路中相位差检测方法、装置及电路。

背景技术

现今，芯片信号相位差的检测日益重要，尤其在需要精确时间同步的系统中，相位差检测准确与否成为时间能否同步成功的关键，而且，随着系统对故障告警精度要求的提升，相位检测技术在系统故障检测上的应用亦显重要。

目前，在元件可编程逻辑门阵列(FPGA，Field Programmable Gate Array)内部信号检测相位差的方法，通常是通过一个工作频率较高的检测时钟信号对两个需要比较相位的频率较低的被检时钟信号进行采样，检测时钟信号通过两个计数器统计自身与两个被检时钟信号的相位倍数，比较两个计数器的数值，从而确定两个频率较低时钟信号的相位差值。

以上现有技术中，由于检测时钟信号与被检时钟信号的频率有倍数的关系，将检测时钟信号的频率用F2表示，被检测时钟信号的频率用F1表示，可测量的相位差值用n表示，则此三者的关系可用公式表示为F2＝F1×360/n，假设被检测时钟信号的频率为30Mhz，当检测时钟信号的频率为240Mhz，即8倍于被检测时钟信号的频率时，才可以检测出45度相位差，可见，当被检时钟信号频率增高时，检测时钟信号的工作频率需要倍增，但是检测时钟信号的工作频率范围受芯片设计的限制，现有技术中检测时钟信号的工作频率最高不超过400兆赫兹，因此，导致测量精度受到影响。

发明内容

本发明实施例提供了一种锁相环电路中相位差检测方法、装置及电路，能够提高相位差值检测的精度。

本发明实施例提供的一种锁相环电路中相位差检测方法，包括：将第一时钟信号输入第一锁相环回路，将第二时钟信号输入第二锁相环回路；设置第一时钟信号与所述第一时钟信号产生的输出时钟信号的相位差；将所述输出时钟信号作为反馈时钟信号输入第二锁相环回路；检测所述第二锁相环回路的输出信号中是否存在相位锁定信号，若存在，则所设置的相位差为所述第一时钟信号与所述第二时钟信号的相位差；若不存在，则调整所述设置的相位差，直至检测到所述第二锁相环回路的输出信号中存在相位锁定信号。

本发明实施例提供的一种锁相环电路中相位差检测装置，包括：输入模块，用于将第一时钟信号输入第一锁相环回路，将第二时钟信号及第一时钟信号产生的输出时钟信号作为反馈时钟信号输入第二锁相环回路；设置模块，用于设置第一时钟信号与所述第一时钟信号产生的输出时钟信号的相位差；检测模块，用于检测所述第二锁相环回路的输出信号中是否存在相位锁定信号，若存在，则所设置的相位差为所述第一时钟信号与所述第二时钟信号的相位差；调整模块，用于若检测所述第二锁相环回路的输出信号中不存在相位锁定信号，则调整所述设置的相位差，直至检测到所述第二锁相环回路的输出信号中存在相位锁定信号。

本发明实施例提供的一种锁相环电路中相位差检测电路，包括：第一锁相环回路及第二锁相环回路；所述第一锁相环回路包括：第一鉴相器、第一环路滤波器、第一压控振荡器及第一分频器；所述第二锁相环回路包括：第二鉴相器、第二环路滤波器、第二压控振荡器及第二分频器。

从以上技术方案可以看出，本发明实施例具有以下优点：利用锁相环回路来检测信号的相位差，由于锁相环回路中压控振荡器工作频率比较高，在设置及调节第一时钟信号及其输出时钟信号之间的相位差时，可设置及调整范围较大，因此可检测的信号频率范围较大。

附图说明

图1为本发明实施例中锁相环电路中相位差检测方法一个实施例示意图；

图2为锁相环回路的结构示意图；

图3为本发明实施例中锁相环电路中相位差检测方法的基本电路结构示意图；

图4为本发明实施例中锁相环电路中相位差检测装置一个实施例示意图；

图5为本发明实施例中锁相环电路中相位差检测电路一个实施例示意图。

具体实施方式

本发明实施例提供了一种锁相环电路中相位差检测方法及装置，用于提高相位差值检测的精度，下面分别进行详细说明。

请参阅图1，本发明实施例中的锁相环电路中相位差检测方法的一个实施例可以如下所述。

101、将第一时钟信号输入第一锁相环回路，将第二时钟信号输入第二锁相环回路。