[发明专利]一种梳状栅复合源MOS晶体管及其制作方法

说明书

技术领域

本发明属于CMOS超大集成电路(ULSI)中的场效应晶体管逻辑器件与电路领域，具体涉及一种结合肖特基势垒(Schottky Barrier)和梳状栅结构的复合源MOS晶体管及其制作方法。

背景技术

随着金属-氧化物-硅场效应晶体管(MOSFET)的尺寸不断缩小，尤其是当器件的特征尺寸进入纳米尺度以后，器件的短沟道效应等的负面影响也愈加明显。漏致势垒降低效应(DIBL)、带带隧穿效应使得器件关态漏泄电流不断增大，伴随着器件阈值电压降低，增大了集成电路的功耗。不仅如此，传统MOSFET器件的亚阈值斜率由于受到KT/q的理论限制而无法随着器件尺寸的缩小而同步减小，亚阈值漏泄电流也在随着阈值电压的降低不断地升高。为了克服纳米尺度下MOSFET面临的越来越多的挑战，新型器件结构和工艺制备方法已经成为小尺寸器件下大家关注的焦点。

早在20世纪60年代末，由Lepselter和Sze就提出了肖特基势垒MOS场效应晶体管(Schottky Barrier MOSFET)结构。将源漏利用金属或硅化物来代替传统的掺杂，利用源端的载流子的直接隧穿势垒来实现导通，肖特基势垒MOSFET大大降低了器件的源漏寄生电阻，实现了源漏超浅结，且其简单的工艺要求较小的热预算，为高K和金属栅材料的使用提供了可能的解决办法。然而肖特基结较大的关态泄漏电流和较小的开态电流大大限制了肖特基势垒MOSFET器件的应用。另外，针对MOSFET亚阈值斜率有60mv/dec的理论极限的问题，近些年来研究者们提出了一种可能的解决方案，就是采用隧穿场效应晶体管(TFET)。TFET利用栅极控制反向偏置的P-I-N结的带带隧穿实现导通，且漏电流非常小。TFET具有低漏电流、低亚阈值斜率、低工作电压和低功耗等诸多优异特性，但由于受源结隧穿几率和隧穿面积的限制，TFET和肖特基势垒MOSFET一样面临着低开态电流的问题。专利(CN101719517A)提出了一种肖特基隧穿晶体管，它利用肖特基结在源漏的使用解决了TFET器件的源漏自对准问题，但它同样面临开态电流小的难题。

发明内容

本发明的目的在于一种利用梳状型栅，结合肖特基结和带带隧穿机制的低功耗复合源结构MOS晶体管及其制作方法。在与现有的CMOS工艺相兼容和与MOSFET有相同的有源区面积的条件下，该结构由于使用了梳状结构，能大大增加隧穿面积，显著地提升器件的导通电流，且利用机制的结合，具有较小的漏泄电流和寄生电阻，展现较好的亚阈特性。

本发明的技术方案如下：

一种梳状栅复合源MOS晶体管，其特征在于，包括一个控制栅电极层、一个栅介质层、一个半导体衬底、一个高掺杂源区和一个高掺杂漏区，在高掺杂源区远离沟道方向的一侧连接一个肖特基源区，控制栅的一端向高掺杂源区延展成梳状结构，延展出来的栅区为延展栅，成梳齿状，原控制栅区为主栅，在延展栅覆盖下的有源区同样是沟道区，材料为衬底材料，所述高掺杂源区由半导体高掺杂形成，位于延展栅的每个梳齿两侧，所述肖特基源区由金属或金属硅化物形成，且在肖特基源区和延展栅下的沟道处形成肖特基结(金属半导体结)。所述高掺杂漏区由半导体高掺杂形成，且掺杂类型与高掺杂源区相反，位于控制栅未延展的一侧。

所述延展栅的每个梳齿的宽度必须小到一定值，以至于延展栅极两侧源结的内建势可以耗尽延展栅以下的沟道区，这样可以减小器件静态漏泄电流(根据沟道以及源区掺杂浓度的不同，这个值取1-2um之间)。延展栅相邻两个梳齿间的间距最小值由光刻精度决定，一般小于2um，宽度适宜取0.5-3um。梳齿的总个数依有源区宽度、每个梳齿的宽度及所需提升的电流量而定，一般取2-10之间。所有梳齿和梳齿间的宽度总和必须小于源区有源区的注入宽度，以保证源区半包围延展栅，保证大的隧穿面积。

所述延展栅的长度方向占有源区长度的1/10-5/10，具体长度视需要电流的提升量而定，但不超过源端有源区的边缘。

所述肖特基源区也可为带杂质分凝的肖特基源区，采用Post-Silicide技术，先形成硅化物，然后向硅化物中注入杂质，对于n型器件，注入杂质为磷，对于p型器件，注入杂质为硼，注入剂量在5e14-5e15之间。

主栅与高掺杂漏区之间可以留有0.5-2um的余量，来抑制该结构的双极导通特性，这样主栅区可以失去控制力，以得到更好的亚阈值斜率。

上述结合肖特基结和梳状结构栅的复合源MOS晶体管的制作方法，包括以下步骤：

(1)在半导体衬底上通过浅槽隔离定义有源区；

(2)生长栅介质层；