[发明专利]高压隔离槽及其制作方法及MOS器件

说明书

技术领域

本发明涉及一种半导体集成电路隔离槽技术，尤其涉及一种高压隔离槽及其制作方法及MOS器件。

背景技术

在半导体集成电路中，硅是导电的，必须与各电路元件电隔离，以避免彼此之间的电连接。高压晶体管和低压晶体管之间的电隔离尤为重要。如果两者之间不加隔离，则一方面要产生微小的无用电流，使功耗增加；另一方面在低压器件和衬底之间跨接着一个高压，对于栅氧化层比较薄的低压器件来说，很难承受这一高压，因此两者之间必须加以隔离。比较常用的隔离技术是：PN结隔离、自隔离和介质隔离等，每种隔离都有各自的优缺点。

现有技术中的PN结隔离，是将有源器件制作在P^-衬底上的N^-外延层上，穿通外延层的P+深扩散使各器件或元件间得以隔离，高浓度的N+埋层使串联体电阻减小。在传统的PN结隔离中，采用RESURF高压器件也能扩展其电压范围。在PN结隔离的HVIC中，可以同时采用双极晶体管和MOS管，因为在各个PN结隔离区内的器件基本上是彼此独立的，故对MOS来说，消除了自隔离中高压MOS必须受共源结构的限制。

上述现有技术至少存在以下缺点：

原则上PN结隔离对各种工艺都适用，应用范围很广，但是在HVIC中隔离结所占面积较大，集成度较低，有寄生电容和PNPN寄生效应。PN结隔离和自隔离都有在高温时漏泄电流增大这一缺点，虽然这种漏泄电流增大对大多数功率应用是允许的，但这使同一芯片上元件之间的绝缘程度降低，导致器件间的交联和在某些情况下产生电压锁定。

发明内容

本发明的目的是提供一种高压隔离槽及其制作方法及MOS器件，一方面可以降低挖槽带来的应力，提高器件的性能，另一方面可以达到提高击穿电压、提高表面平坦化的目的。

本发明的目的是通过以下技术方案实现的：

本发明的高压隔离槽，包括延伸至晶圆的掩埋氧化层中的槽，所述槽的边墙注有高浓度的N+，所述槽内填充有多晶，所述多晶与槽的边墙之间填充有氧化物。

本发明的上述的高压隔离槽的制作方法，包括步骤：

首先，在晶圆上生长一层掩膜层，定义出需刻蚀的槽，并进行过刻蚀，刻蚀至晶圆的掩埋氧化层中；

然后，对刻蚀好的槽进行填充，具体包括：先在空槽的边墙注入高浓度的N+，再向空槽里面填充多晶，并且在多晶和空槽的边墙之间填充氧化物。

本发明的MOS器件，该MOS器件的隔离槽采用权上述的高压隔离槽。

由上述本发明提供的技术方案可以看出，本发明实施例提供的高压隔离槽及其制作方法及MOS器件，由于槽的边墙注有高浓度的N+，槽内填充有多晶，多晶与槽的边墙之间填充有氧化物，采用多种复合结构填充空槽，一方面可以降低挖槽带来的应力，提高器件的性能，另一方面可以达到提高击穿电压、提高表面平坦化的目的。

附图说明

为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域的普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他附图。

图1为本发明实施例提供的高压隔离槽的结构示意图；

图2为本发明实施例提供的高压隔离槽的等效模型的示意图。

具体实施方式

下面结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明的保护范围。

本发明的高压隔离槽，其较佳的具体实施方式是，包括延伸至晶圆的掩埋氧化层中的槽，所述槽的边墙注有高浓度的N+，所述槽内填充有多晶，所述多晶与槽的边墙之间填充有氧化物。

本发明的上述的高压隔离槽的制作方法，其较佳的具体实施方式是，包括步骤：

首先，在晶圆上生长一层掩膜层，定义出需刻蚀的槽，并进行过刻蚀，刻蚀至晶圆的掩埋氧化层中；

然后，对刻蚀好的槽进行填充，具体包括：先在空槽的边墙注入高浓度的N+，再向空槽里面填充多晶，并且在多晶和空槽的边墙之间填充氧化物。

所述刻蚀槽的过程可以分多步：

一步刻蚀完后，就向刻蚀好的槽里填充聚合物，然后进行下一步刻蚀的时候，底部的聚合物被刻掉，而边墙上的聚合物被保留着；不断的重复这一过程直到得到需要的深度为止。