[发明专利]SOI体接触MOS晶体管的测试结构及测试方法

说明书

技术领域

本发明涉及半导体技术领域，更具体地，本发明涉及一种SOI体接触MOS晶体管的测试结构及测试方法。

背景技术

绝缘体上硅(SOI)结构与常规的体硅衬底(bulk substrate)相比有诸多优点，例如：消除了闩锁效应，减小了器件的短沟道效应，改善了抗辐照能力等等。因此，很多半导体芯片制造商采用SOI衬底来制作MOS晶体管。

SOI技术带来器件和电路性能提高的同时也不可避免地带来了不利的影响，其中最大的问题在于部分耗尽SOI器件的浮体效应(floating body effect)。当器件顶层硅膜的厚度大于最大耗尽层的宽度时，由于结构中氧化埋层的隔离作用，器件开启后一部分没有被耗尽的硅膜将处于电学浮空的状态，这种浮体结构会给器件特性带来显著的影响，称之为浮体效应。浮体效应会引起科克(kink)效应、漏击穿电压降低、反常亚阈值斜率等现象，从而影响器件性能。

由于浮体效应对器件性能带来不利的影响，如何抑制浮体效应的研究，一直是SOI器件研究的热点。针对浮体效应的解决措施分为两类，一类是采用体接触方式使积累的空穴得到释放，一类是从工艺的角度出发采取源漏工程或衬底工程减轻浮体效应。所谓体接触，就是使氧化埋层上方、硅膜底部处于电学浮空状态的体区和外部相接触，导致空穴不可能在该区域积累，因此这种结构可以成功地克服SOI MOS晶体管的浮体效应。

基于上述体接触的原理，人们采取了很多结构来抑制所述浮体效应。美国专利US6316808即公开了一种T型栅结构的SOI体接触MOS晶体管。图1是该SOI体接触MOS晶体管的俯视图，图2是该SOI体接触MOS晶体管沿图1中AA’方向的剖面示意图。如图1与图2所示，所述T型栅结构的体接触MOS晶体管包括：半导体衬底100，所述半导体衬底100中的氧化埋层101，所述氧化埋层101上的体区103，所述体区103周围的场隔离区105；所述体区103上形成有T型栅结构109及所述T型栅结构109下方的栅介电层107，所述T型栅结构109由两根垂直相交的条状图形构成，所述T型栅结构109将体区103分为三个区域，分别为源区104、漏区106以及体接触区113；所述源区104与漏区106具有相同的掺杂类型，所述体区103与体接触区113具有相同的掺杂类型，而所述源区104与体区103具有不同的掺杂类型。此外，该SOIMOS晶体管的源区104、漏区106、体接触区113以及T型栅结构109分别通过不同的接触孔119被引出。

对于所述T型栅结构的SOI体接触MOS晶体管，由于浮体效应积累在体区103中的非平衡载流子可以经由体接触区113释放掉，因此理论上，这种器件结构可以有效避免载流子积累于体区103中引起的浮体效应。

然而，所述T型栅结构SOI体接触MOS晶体管仅包含有1个体接触区，所述体接触区只能位于器件的一端。这种不对称的MOS晶体管结构使得体区远离体接触区位置积累的载流子必须流过整个体区后才能被体接触区引出。而在体区电阻的作用下，所述载流子定向运动产生的电流会形成作用于体区的偏置电压，所述偏置电压会影响体区电势，并使得MOS晶体管的阈值电压发生非预期的变化。受限于T型栅结构SOI体接触MOS晶体管的固有器件结构，所述因体区电阻引起的阈值电压变化很难检测出来。

特别的，MOS晶体管的技术节点越来越低，越来越多的MOS晶体管采用0.13微米及以下技术节点的制造工艺。以0.13微米技术节点为例，MOS晶体管的栅极长度最小仅有0.13微米，而MOS晶体管的体区长度依赖于MOS晶体管的最小栅极长度，典型范围为0.06至0.13微米；相应的，体区厚度为0.06至1微米，这导致MOS晶体管体区的横截面积很小，约为0.0036至0.13平方微米。而体区电阻的大小与体区横截面积呈反比关系，体区横截面积越小，体区电阻越大。可以看出，随着MOS晶体管尺寸的进一步减小，其体区电阻也会进一步增大，从而对器件性能造成更为不利的影响。

发明内容

本发明解决的问题是提供一种SOI体接触MOS晶体管的测试结构及测试方法，以较为简便的方法实现了对SOI衬底上MOS晶体管体区电阻的检测。