[发明专利]层次式热驱动的布图规划及布局方法

说明书

技术领域

本发明涉及层次式热驱动的三维芯片，具体涉及三维芯片的层次式热驱动的布图规划及布局方法。

背景技术

将多个器件层次堆叠在一起的三维集成技术，可以显著地提高晶体管的堆积密度和降低芯片面积，同时减少走线距离，因此能降低指数级增长的电路复杂性所引起的互连延迟问题(参见文献[1])。然而，由于层次堆叠的多个器件会引起功率密度的迅速增长，并且插入器件层之间的绝缘体的导热性比硅或者金属材料的导热性低，致使热量散逸成为三维集成电路设计最严峻的挑战。一般来说，若要最终取得较优的热量散逸效果，在三维集成电路设计的各个阶段应考虑热量的散逸问题。由于在布图规划/布局阶段可以改进任何针对局部功率的密度分布，因而布图规划/布局阶段对于优化热源分布、促进热量散逸较为重要。

目前，Goplen和Sapatnekar提出了热驱动的三维布局方法，该方法主要解决层内热模块的均衡布局问题，其通过在热驱动布局中将热变化目标类比成其它的力矢量来实现，然而该方法的主要缺陷是热分析过程过于耗时，热优化算法的运行效率非常低。。

其后，Jason Cong等人提出了基于“联合木桶矩阵”(简称CBA)的热导向的三维布局方法，其在使用四层的CBA-T(温度驱动的联合木桶矩阵)时，不仅减少10-20％的封装面积，而且芯片的最高温度可降低40-50％，可以促进热量散逸，然而该方法的主要缺陷是解空间太大。

然而，对于多器件层结构，基于二维序列的描述(二维序列主要指SP等对模块位置的表示模式)和CBA都面临一个大大扩展的解空间，所述扩展的解空间加大了三维布局问题的复杂性，进而降低了算法执行效率，甚至会影响解质量。另外，在布图规划/布局阶段，将使用数值热模型计算最高温度和热梯度的过程归并到模拟退火过程中是非常耗时的，致使算法执行效率大大降低。

在三维设计中，为了同时达到热量散逸较优以及算法执行效率较高的效果，清华大学李卓远等人率先提出了一种应用于两层结构芯片布局中的两阶段热导向布图规划/布局算法(参见文献[2])。该算法具体为：通过一种划分算法将器件分配到不同的器件层上，以缩小由于多器件层结构引起扩展的解空间；在模拟退火过程中，两个器件层的布局会同时产生，该布局过程由一个功率密度图约束以便优化器件的分布。结果显示该方法的执行效率比CBA-T平均快9倍，而且总线长减少14％，平均最高温度降低6％，因而能实现热量散逸较优以及算法执行效率较高的目的。

然而，由于功率密度图仅仅考虑某个器件层的理想功率分布，没有考虑器件层之间的热源影响，因此在布图规划/布局时会出现高功率密度器件放在一个堆的垂直区域内。通过试验，Grek Link说明了器件层之间高功率密度器件相互堆叠极度影响热量散逸。相互堆叠区域功率密度大，并产生相对其他区域较高的温度(参见文献[3])。

因此，有必要提供一种改进的布图规划/布局方法来克服现有技术的缺陷。

上述提到的相关文献：

[1]Alsarawi，S.F.，Abbott ，D.，and Franzon，P.D.A review of 3-Dpackaging technology.IEEE Trans.Compon.Packag.Manufact.Tech.1998.Part B 21，1(Jan.)，214.

[2]Zhuoyuan Li，Xianlong Hong，et.al.Efficient thermal via planningapproach and its application in 3D floorplanning.ACM Transactions onDesign Automation of Electronic Systems，Vol.11，No.2，April 2006，Pages325 345.

[3]G.M.Link and N.Vijaykrishnan.Thermal Trends in EmergingTechnologies.Proceedings of the 7th International Symposium on QualityElectronic Design (ISQED’06).

发明内容

本发明的目的是提供一种层次式热驱动的布图规划及布局方法，不仅考虑单独器件层的理想功率分布，而且考虑器件层之间的热源影响，能避免高功率密度器件放在一个堆的垂直区域内。

为了实现上述目的，本发明提供了一种层次式热驱动的布图规划及布局方法，包括如下步骤：

(1)将多个模块按照功率的大小顺序进行排列，形成模块序列；