[发明专利]数字时钟再生器

说明书

技术领域

本发明一般而言涉及使时钟信号稳定化。尤其是，本发明涉及根据权利要求1前序部分的时钟再生器以及根据权利要求15前序部分的方法。本发明还涉及根据权利要求29的计算机程序以及根据权利要求30的计算机可读介质。

背景技术

通常，所谓的锁相环路(PLL，Phase Locked Loop)电路已经用来确定数字设计的时钟信号满足具体的质量标准，比如：频率和相位稳定性方面的标准。但是，PLL设计需要模拟分量，因此，不能在比如现场可编程门阵列(FPGA，Field-Programmable Gate Array)中实现的纯数字设计中集成PLL设计。这是不利的，因为在大多数情况下，全数字(没有模拟电路模块)设计是比较节约成本的替代方案。

WO93/12600和US 6,219,396描述了用于时钟信号再生的去抖动设计，EP599311示出了一种时钟恢复电路。这三篇文献代表了不同形式的PLL。

已知的也有用于恢复已经恶化的信号的多种非PLL方案。其中一些方案可用来稳定具有变化频率的时钟信号。

Aguiar，R.L.等人在《模拟集成电路与信号处理》2005年43期，第159-170页(Analog Integrated Circuits and Signal Processing，43，159-170，2005)刊登了“大负荷PLD上155Mbps时钟/数据恢复电路的设计与性能”(Design and Performance of 155 Mbps Clock/Data Recovery Circuits on Heavy Loaded PLDs)，披露了用于选择性能最优的信号的全数字机构。这里，所谓的相位选取是用于选择最合适的样本作为恢复的数据或最合适的相位作为恢复的时钟。但是，没有对输入时钟信号进行平均处理。

EP 1865649描述了采用过采样和跟踪的总体数字时钟和恢复方案。这里，通过高频时钟对输入数据流进行过采样。通过对过采样流的邻近样本之间的转换进行定位以及通过移动邻近样本之间没有发生转换的过采样流中非过渡区域，来跟踪输入数据流。产生的恢复的数据信号被获得以作为非过渡区域的中心部分。通过划分用于所述过采样的高频时钟来生成恢复的时钟信号。但是，对于确定输入时钟信号的平均周期时间，没有指导或建议。

US 4,310,795公开了一种用于监控遥测术中使用的周期信号特征的方案。具体来说，描述了一种电路，该电路通过对来自高频脉冲发生器的步进脉冲进行计数并重置来自监测周期信号的相位角检测器的脉冲来测量低频周期信号的平均周期。用每个步进脉冲的计数加载第一移位寄存器，并且位于第一移位寄存器输出处的加法器发出编码所有步进脉冲总和的信号。用加法器的输出总和加载第二移位寄存器并且第二移位寄存器具有与减法器连接的全局式存储单元(first and last storage cell)，该全局式存储单元发出用来表示低频信号的平均周期中的变化的信号。因此，可检测到任何与期望频率的偏差。但是，低频信号本身并仍然是不变的。

与现有技术相关的问题

因此，已知了多种用于使恶化信号再生的方案。还已知了一种用于确定循环信号平均周期的方案。然而，先前没有能替代传统PLL电路的全数字方案。

发明内容

本发明的目的在于解决上述问题并提供一种高效、可靠、节约成本的方案来生成稳定的时钟信号，这种方案适于数字集成。

根据本发明的一个方面，本发明的目的是通过开头描述过的时钟再生器实现的，其中，时钟再生器包括求平均值单元和输出单元。求平均值单元配置为从采样单元接收多个周期长度值，基于接收的周期长度值产生平均周期长度值，该平均周期长度值表示输入时钟信号在平均间隔内的平均周期时间，所述平均间隔包括与所述多个周期长度值相等的多个周期。输出单元配置为基于平均周期长度值和采样时钟信号产生稳定的输出时钟信号。

这种设计是有优势的，因为在保留源时钟信号的主要属性使得同步能够被保持的同时，能基于完全抖动的源时钟信号和/或相位调制产生清晰的时钟信号。