[发明专利]用于时钟分割器的高效重定时器

说明书

技术领域

本发明一般来说涉及一种重定时电路或重定时器，且更特定来说涉及一种用于时钟分割器的重定时器。

背景技术

图1A图解说明常规分割器100。一般来说，分割器100包括延迟链、计数器102、延迟电路104、预调节器106、重定时器108及驱动器110。一般来说，所述延迟链由时钟缓冲器112及114构成，时钟缓冲器112及114接收差分时钟信号CLKIN并产生经延迟差分时钟信号CLK1及CLK2。通常，缓冲器112及114有效地隔离并锐化电阻器-电容器(RC)限制时钟信号CLKIN，从而“清理”时钟信号CLKIN。缓冲器112及114各自还引入延迟。

在操作中，将这些差分时钟信号CLK1及CLK2提供到计数器102、延迟电路104、预调节器106及重定时器108，使得可从驱动器110输出经分割时钟信号CLKOUT。特定来说，计数器102(其可由复位信号RST复位且具有可编程分割以分割时钟信号CLKIN)连同延迟电路104及预调节器106一起接收时钟信号CLK1。另一方面，重定时器108接收时钟信号CLK2。此特定布置的原因是功率节省，因为其允许计数器102、延迟电路104及预调节器106为“散漫的”。

图1B是预调节器106及重定时器108的更详细图示。一般来说，预调节器106由从延迟电路104接收数据并对所述数据执行逻辑运算的逻辑116以及触发器118及120(其由时钟信号CLK1及时钟信号CLK1的逆计时)构成。本质上，预调节器106在50％工作循环及1/2循环延迟内将来自延迟电路104的数据公式化到重定时器108。触发器118及120中的每一者分别耦合到重定时器108的触发器122及124。触发器122及124分别由时钟信号CLK2及时钟信号CLK2的逆定时或计时。“或”门126接收来自触发器122及124的输出以便产生50％工作循环，且多路复用器128接收时钟信号CLK2及来自“或”门126的信号以产生用于驱动器110的输出信号OUT。本质上，重定时器108产生具有较低噪声时钟的时钟计数器输出。

然而，关于此布置的问题是，电路108消耗过多的功率、具有过多的噪声且为过大的。一般来说，相位噪声及抖动随重定时而变，功率消耗也是如此。因此，需要一种具有较低功率消耗及较少噪声的较小电路。

常规电路的一些其它实例为：第7,356,106号美国专利；第2005/0135471号美国专利公开案；及第WO2008/132669号PCT公开案。

发明内容

本发明的所描述实施例提供一种设备。所述设备包括：预调节器，其接收第一差分时钟信号及数据信号且产生第一差分输出信号及第二差分输出信号；及重定时器，其具有：第一输出端子；第二输出端子；第一差分输入对，其耦合到所述第一及第二输出端子且接收所述第一差分输出信号；第二差分输入对，其耦合到所述第一及第二输出端子且接收所述第二差分输出信号；线“或”门，其耦合到所述第一及第二差分对中的每一者；及一对时钟输入晶体管，其耦合到所述第一及第二差分输入对且接收第二差分时钟信号。

根据本发明的实例性实施例，所述第一及第二差分对中的每一者进一步包括：第一双极晶体管，所述第一双极晶体管在其集电极处耦合到所述线“或”门且在其基极处接收所述第一及第二差分输出信号中的一者的第一部分；及第二双极晶体管，所述第二双极晶体管在其集电极处耦合到所述线“或”门、在其基极处接收所述第一及第二差分输出信号中的一者的第二部分且在其射极处耦合到所述第一双极晶体管的射极。

根据本发明的实例性实施例，所述设备进一步包括：第一时钟缓冲器，其接收输入时钟信号且输出所述第二差分时钟信号；及第二时钟缓冲器，其耦合到第一延迟电路且输出所述第一差分时钟信号。

根据本发明的实例性实施例，所述预调节器进一步包括：逻辑，其接收所述数据信号；第一触发器，其耦合到所述逻辑、接收所述第一差分时钟信号且输出所述第一差分输出信号；及第二触发器，其耦合到所述逻辑，接收所述第一差分时钟信号的逆信号且输出所述第二差分输出信号。

根据本发明的实例性实施例，所述对时钟输入晶体管进一步包括：第三双极晶体管，所述第三双极晶体管在其集电极处耦合到所述第一差分对的所述第一及第二双极晶体管的所述射极且在其基极处接收所述第二差分时钟信号的第一部分；及第四双极晶体管，所述第四双极晶体管在其集电极处耦合到所述第二差分对的所述第一及第二双极晶体管的所述射极、在其基极处接收所述第二差分时钟信号的第二部分且在其射极处耦合到所述第三双极晶体管的射极。