[发明专利]闪速存储器控制器有效

专利信息
申请号: 201080056012.6 申请日: 2010-12-09
公开(公告)号: CN102652313A 公开(公告)日: 2012-08-29
发明(设计)人: E.S.埃莱塞里奥;R.哈斯;胡晓宇 申请(专利权)人: 国际商业机器公司
主分类号: G06F13/16 分类号: G06F13/16
代理公司: 北京市柳沈律师事务所 11105 代理人: 周少杰
地址: 美国纽*** 国省代码: 美国;US
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摘要:
搜索关键词: 存储器 控制器
【说明书】:

技术领域

发明涉及闪速存储器控制器,并且涉及用于操作闪速存储器控制器的方法。

背景技术

基于固态的存储设备与传统的硬盘驱动器相比,由于低功耗、耐用性和高输入输出(IO)性能,正变得日益受欢迎。最流行的固态存储设备基于NAND闪速存储器芯片。

基于闪存的存储系统的典型配置包括至少一个闪速存储器控制器,以及通过串行、多路复用闪速存储器接口连接到闪速存储器控制器的一个或多个闪速存储器封装(package)。每个闪速存储器封装典型地由一个或多个管芯构成,每个管芯典型地提供2 GB或更多的存储容量。通过经由多路复用闪速存储器接口发送多步骤命令来存取闪速存储器封装。闪速存储器接口通常也称为信道。

在示例配置中,封装内的每个管芯包含8192个块。而每个块由每个4 KB的64个页面构成。除了数据之外,每个页面包括128字节的区域,以存储元数据或错误检测和校正信息。

典型地以页面粒度进行数据读取和写入。典型的读取操作花费25μs来从各单元读取页面到附接到每个管芯的4 KB的数据缓冲器中。除此之外,通过闪速存储器接口将数据从数据缓冲器发送到闪速存储器控制器。闪速存储器接口以典型地每字节25 ns(根据ONFI-1标准)或粗略地每页面100μs传输数据。在数据从闪速存储器封装到闪速存储器控制器的传输期间,闪速存储器接口被占用,并且不可用于竞争数据传输。

写入操作花费相同的时间来将数据从闪速存储器控制器通过闪速存储器接口传输到管芯内的数据缓冲器。然后,对于要写出到管芯的各个存储器单元的数据花费额外的200μs。

发明内容

根据本发明实施例的闪速存储器控制器可以通过第一闪速存储器接口耦合到第一闪速存储器封装。第二闪速存储器封装也可以通过第一闪速存储器接口耦合到闪速存储器控制器。闪速存储器控制器设计为接收与第一闪速存储器封装有关的第一指令,并且执行取决于该第一指令的第一处理。闪速存储器控制器进一步设计为接收与第二闪速存储器封装有关的第二指令,并且执行取决于该第二指令的第二处理。闪速存储器控制器进一步设计用于将该第一处理划分为至少两个第一子步骤,并且用于将该第二处理划分为至少两个第二子步骤。闪速存储器控制器进一步设计用于执行第一和第二子步骤,并且用于交叉第一和第二子步骤的执行。该闪速存储器控制器可以改进闪速存储器接口上的IO吞吐量,并且可以消除执行读取和写入指令要求的时间之间的偏斜(skew)。

闪速存储器控制器可以包括处理列表,并且适用于在处理列表中存储未完成的处理和该未完成的处理的当前子步骤。

闪速存储器控制器可以进一步维持用于未完成的处理的定时器,其中该定时器适用于当完成未完成的处理的子步骤时触发事件。这可以允许高效地流水线处理多个处理的子步骤。

闪速存储器控制器可以进一步包括指令队列,并且适用于将第一和/或第二指令推入到该指令队列上。这可以允许推迟指令直到与之前指令有关的处理已经完成。

第一指令可以是读取指令。那么第一处理可以是读取处理,并且被划分为三个子步骤。

第一指令也可以是写入指令。那么第一处理可以是写入处理,并且被划分为三个子步骤。

第一指令还可以是擦除指令。那么第一处理可以是擦除处理,并且被划分为三个子步骤。

第一闪速存储器封装可以包括第一芯片管芯。那么第一指令可以与第一闪速存储器封装的该第一芯片管芯有关。那么闪速存储器控制器可以设计为接收与第一闪速存储器封装的第一芯片管芯有关的第三指令,并且执行取决于该第三指令的第三处理。那么闪速存储器控制器设计用于将第三处理划分为至少两个第三子步骤,并且用于在开始第三子步骤的执行之前完成全部第一子步骤的执行。这可以确保不并行执行涉及相同管芯的两个处理。这可以避免数据的最终损坏。

闪速存储器控制器可以通过第二闪速存储器接口耦合到第三闪速存储器封装。那么闪速存储器控制器可以与耦合到第一闪速存储器接口的闪速存储器封装和耦合到第二闪速存储器接口的闪速存储器封装同时交换数据。

闪速存储器控制器可以包括主机接口,并且适用于通过该主机接口接收第一指令和第二指令。这可以允许将闪速存储器控制器耦合到外部系统,例如个人计算机。

闪速存储器控制器可以包括将第一闪速存储器接口标记为忙碌或空闲的标志。这可以允许保持跟踪第一闪速存储器接口当前是可用还是占用。

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