[发明专利]半导体设备和存储器系统

说明书

相关申请的交叉引用

本申请基于且要求2009年12月9日提交的序号为2009-2779719的日本专利申请的优先权的权益；此处通过引用将上述日本专利的全部内容并入。

技术领域

此处描述的实施例一般涉及半导体设备以及存储器系统，并且例如涉及存储器系统和主机设备之间通信的方法。

背景技术

最近明显的是，由于数字照相机等的分辨率的增加导致图片清晰度的增加，增加诸如SDTM的数据存储设备的容量以及通过增加图片数据的帧速率实现较高图片质量。基于上述背景，诸如数字照相机的主机设备等和诸如记录数据的存储器设备等之间的数据传输量持续增加。在传输这样的大量数据时，基于较小幅度差分信号的高速串行传输系统通常从简化连接电缆、抑制功率消耗和降低EMI辐射噪声的角度来使用。此外，在上述高速串行传输系统中，通常使用8b/10b的编码以稳定传输。

如果使用串行传输系统在数据通信时间连续传输相同的数据项（例如，“00”或“FF”），出现具有对应于连续模式（pattern）的时间段的频率分量的谐波噪声。因此，作为用于处理上述情况的方法，已知的是在数据上叠加随机数并传输结果的所谓的置乱系统。例如，在David Robert Stauffer等在Springer出版的“High-Speed Serdes Devices and Applications”中公开了该系统，2008，140页到143页。

然而，在传统的置乱系统中，用于处理连续传输固定模式的情况以在非数据传输时间（即，在空闲状态）保持串行传输的同步的方法还未被考虑，并且还没解决在空闲状态中出现噪声的问题。

发明内容

一般来说，根据一个实施例，一种能够与主机装置通信的半导体设备包括：符号生成单元；编码单元；以及传输单元。所述符号生成单元包括随机数生成电路且根据由所述随机数生成电路生成的随机数来生成符号。所述编码单元执行用于所述符号的8b/10b编码。所述传输单元将由8b/10b编码单元编码的符号传输给所述主机装置。

附图说明

图1是根据第一实施例的存储器系统的框图；

图2是示出了根据第一实施例的存储器卡中的信号到信号引脚的分派的示意图；

图3是根据第一实施例的存储器控制器的框图；

图4是示出了根据第一实施例的符号的示意图；

图5是用于说明根据第一实施例的通信状态的定时图；

图6是用于说明根据第一实施例的符号生成单元的操作的流程图；

图7是示出了在通信时的频率谱的图表；

图8到图10每一个都是示出了根据第一实施例的频率谱的图表；

图11是根据第二实施例的存储器控制器的框图；

图12是用于说明根据第二实施例的通信状态的定时图；

图13是用于说明根据第二实施例的存储器系统的操作的流程图；

图14是示出了根据第二实施例的频率谱的图表；

图15是用于说明根据第二实施例的修改的通信状态的定时图；以及

图16和17的每一个是用于说明根据第三实施例的通信状态的定时图。

具体实施例

[第一实施例]

通过采用SD存储器卡（此后将简单地称为存储器卡）作为实例来解释根据第一实施例的半导体设备和存储器系统。

<存储器卡的整体配置>

首先，通过参考图1来解释存储器卡的整体配置。图1是根据本实施例的存储器卡的框图。

如图所示，存储器卡1与诸如个人计算机、数字照相机等的主机设备2进行通信。主机设备2包括用于经由总线接口14存取与主机设备2连接的存储器卡1的软件和硬件。当将存储器卡1连接到主机设备2时，存储器卡1响应于电源的接收而操作，并且执行对应于来自主机设备2的存取的过程。

存储器卡1经由总线接口14与主机设备2传递数据。存储器卡1包括NAND闪速存储器芯片（也被简单地称为NAND闪速存储器或闪速存储器）11、控制NAND闪速存储器11的存储器控制器12和多个信号引脚（第1到第17引脚）13。

多个信号引脚13电连接到存储器控制器12。例如，如图2所示进行信号到多个信号引脚13的第1到第17引脚的分派。图2是示出了第1到第17引脚和分派给上述引脚的信号的表。