[发明专利]用于在凹陷特征中的连续钌膜上多步骤镀铜的方法

说明书

技术领域

本发明涉及在集成电路制备中镀金属的技术，特别是，涉及一种沉积并使用钌(Ru)膜来以铜(Cu)金属将凹陷特征镀层的处理方法。

背景技术

集成电路(IC)包含各种半导体装置和多个导电的金属路径，其提供电源至半导体装置，并使半导体装置共享和交换信息。在集成电路内，通过使用将金属层彼此绝缘的金属间(intermetal)或层间介电层，金属层被堆在彼此的上部。一般情况下，每个金属层必须形成电接触于至少一个附加的金属层。该电接触通过在分隔金属层的层间介质中蚀刻孔(即通道)来实现，并以金属填充生成的通道来创造互连特征。在层间介质中金属层通常占用被蚀刻的通路。″通道(via)″一般是指任何凹陷特征，如孔、线或其他相似的特征，其形成于介电层内，来提供电连接穿过介电层至介电层下面的导电层。同样，凹陷特征包含连接两个或更多通道的金属层的凹陷特征通常被称为沟槽(trenches)。

集成电路技术的不断发展中的长期目标是减少集成电路的尺寸。集成电路尺寸的减小减少了面积电容并是获得更高速度性能的集成电路的关键。

此外，减少集成电路模具的面积可在集成电路制备中造成更高的产量。

上述优点促使集成电路尺寸的不断缩小。装置性能的增加一般伴随装置面积减少或装置密度的增加。装置密度的增加要求用于形成互连的尺寸的减少，包括较大的纵横比(即深宽比)。当图案基板(晶片)上的最小特征尺寸不断下降时，一些缩小的后果便变得更明显。例如，凹陷特征变得太小导致填有大金属的凹陷特征中的微观空隙不能被接受。当金属线的宽度缩小至更小的亚微米和甚至为纳米尺寸时，电迁移失效，其可能会导致现被公认的金属线打开和被挤压的问题。此外，当金属线的尺寸进一步减小时，金属线电阻率大幅增加，且线电阻率的增加会影响电路性能。

将铜金属引入用于制造集成电路的多层金属化方案可通过大马士革(damascene)镀铜工程被执行，并通过先进的微处理器和特定应用程序电路的制造商正被广泛使用。但是，由于铜金属对介电材料具有较差的附着力，且铜是一种中间带隙的混杂物，容易扩散至常用的类似硅和介电材料的集成电路材料中，因此铜金属不能与介电材料直接接触。此外，氧可以从含氧的介电材料扩散至铜中，从而可降低铜金属的电导率。因此，在集成电路中，扩散阻隔材料被形成在介电材料和其他材料上来包围铜金属，从而防止铜扩散至集成电路材料中。

沉积于晶片基板上的薄钌膜可用于集成电路制备中的镀铜。在过去，介电材料上或扩散阻隔材料上的钌沉积一直存有问题。通过化学气相沉积(CVD)或原子层沉积(ALD)的薄钌膜的沉积往往导致较弱形态的薄钌膜。在过去，直接在薄钌膜上镀铜也一直存有问题。由于薄钌膜中的混杂物、薄钌膜的不连续增长、和/或薄钌膜的较弱的形态/粗糙表面，在常规的薄钌膜上直接镀铜显示出对薄钌膜的较弱的附着力。因此，存在被镀层的铜不均匀地沉积在基板上以及无空隙填充的深宽比特征的问题。此外，常规的后期镀铜退火处理工程被执行来试图在整个铜材料中增长大的铜颗粒，并由此来减少铜材料的电阻，但其仍存在问题，特别是狭窄(＜100nm，nm＝10^-9m)及高纵横比的凹陷特征，特征变得越小使用大的铜颗粒来进行填充就越困难。

此外，未来的半导体器件的尺寸将继续变小至最小特征尺寸，凹陷特征的宽度将继续降低，且深度将继续增加。

因此，需要一种用于以较低表面粗糙度来沉积高纯度连续钌膜从而可与狭窄及高纵横比的凹陷特征的镀铜相结合的方法来解决上述问题。

发明内容

提供一种用于在先进集成电路的凹陷特征中的连续钌金属膜上多步骤镀铜的方法。高纯度连续钌金属膜的使用可防止高纵横比凹陷特征的铜金属填充期间不需要的微观空隙的形成，例如，沟槽(trench)和通道(vias)，并促使大的铜金属颗粒的形成，包括镀在连续钌金属膜上的连续铜金属层。该大的铜金属颗粒可降低填有铜的凹陷特征的电阻率，并可提高集成电路的可靠性。