[发明专利]具有渐变帽盖层的能图案化低K电介质互连结构体和制造方法

说明书

技术领域

本公开内容总体涉及互连结构体和其制造方法。具体而言，本公开内容提供单镶嵌和双镶嵌低k互连结构体(均包括位于渐变帽盖层上的能图案化低k电介质的至少一种固化产物)和其制造方法。

背景技术

众所周知，由于零部件(feature)尺寸减小以及单位面积的器件数和互连级数增加，互连信号的传播速度是控制整个电路速度的最重要的因素之一。在整个半导体工业中，已有强烈的驱动力要求提高纵横比(即，高度与宽度之比)，和降低用于电绝缘金属导线的层间介电(ILD)材料的介电常数k。结果，由于电阻-电容(RC)延迟减少，互连信号在导体中传播得更快。

现有的半导体芯片使用铜(Cu)作为电导体和无机有机硅酸盐作为低介电常数(低k)电介质，且其具有至多十二级的Cu/低k互连层。这些Cu/低k互连层用包括数个处理步骤的称为双镶嵌的反复添加工艺制造，这在下面的段落中更详细地描述。

当在多层方案内制造集成电路布线时，通常使用光图案化和等离子体蚀刻技术，如光刻法随后通过等离子体法蚀刻，将绝缘或介电材料如氧化硅或低k绝缘体图案化成具有数千个开口，以生成导线开口和/或通孔开口(via opening)。

不幸的是，由于引入的低k材料的新材料化学性质，难以实施将低k材料(通常是介电常数低于氧化硅的介电常数的电介质)引入到先进互连中的策略。而且，低k电介质基本上呈现出比氧化硅弱的电性质和力学性质。而且，低k电介质替代物在多种互连处理步骤期间通常容易受损。低k介电材料中观察到的损坏通过介电常数提高和吸水性增加显现，这可能导致性能和器件可靠性降低。

克服低k材料的集成问题的一个方法是通过在低k介电材料的表面上增加至少一个牺牲性硬掩膜层来保护这些低k介电材料。虽然硬掩膜层用于保护低k材料，但牺牲性硬掩模层的存在大幅增加了工艺复杂性，因为需要更多的膜沉积、图案转印蚀刻、和硬掩模层的除去。

现有的后段(back-end-of-the-line，BEOL)集成工艺称为低温氧化物(LTO)工艺，其使用至多八层牺牲性掩模材料来制造两层双镶嵌互连结构体。例如，用于形成双镶嵌互连的先形成通孔(via-first)的LTO集成包括以下步骤：在包括图案化导体的基板上沉积介电材料；在该介电材料中形成至少一个通孔，使得通孔中的至少一个位于图案化导体之上；在介电材料上和通孔中沉积平坦化材料层；在该平坦化材料层上沉积阻挡材料层；在该阻挡材料层上沉积至少一层成像材料；在成像材料、阻挡材料和平坦化材料中形成至少一个沟道，使得该至少一个沟道位于通孔之上；在平坦化材料中形成沟道之后或同时，除去成像材料；将至少一个沟道转印至介电材料，使得沟道中的至少一个位于通孔之上；在将至少一个沟道转印至介电材料之后或同时，除去阻挡材料；和除去平坦化材料。用于形成双镶嵌互连结构体的先形成线路(line-first)的LTO集成包括以下步骤：在包括图案化导体的基板上沉积介电材料；在介电材料中形成至少一个沟道，使得至少一个沟道位于图案化导体之上；在介电材料上和沟道中沉积平坦化材料层；在该平坦化材料层上沉积阻挡材料层；在该阻挡材料层上沉积至少一层成像材料；在成像材料、阻挡材料和平坦化材料中形成至少一个通孔，使得通孔中的至少一个位于沟道和图案化导体之上；在平坦化材料中形成通孔之后或同时，除去成像材料；将至少一个通孔转印至介电材料，使得通孔中的至少一个位于沟道和图案化导体之上；在将至少一个通孔转印至介电材料之后或同时，除去阻挡材料；和除去平坦化材料。

集成方案，如上所述的LTO集成方案非常复杂、低效且昂贵。例如，先形成通孔的LTO集成方案需要十层膜和二十一个工艺步骤才能形成两层双镶嵌介电结构体。换句话说，80％的膜在最终的互连结构体中是不需要的。