[发明专利]均匀高K金属闸极堆栈藉由在闸极图案化之前扩散金属成分调整精密晶体管的临限电压

说明书

技术领域

一般而言，本发明系关于制造包含先进晶体管组件的机密集成电路，该晶体管组件包含复杂的闸极电极结构，该闸极电及结构包含精密闸极介电材料(如高k闸极介电材料)及含金属电极材料。

背景技术

制造先进的集成电路(如CPU、储存器件、特殊应用集成电路(ASIC)等)必须根据特定电路布局在给定的芯片面积上形成大量的电路组件。在各式各样的电子电路中，场效晶体管代表一种很重要的电路组件类型，其实质上决定集成电路的效能。一般而言，目前用于形成场效晶体管的复数种制程技术，其中，有鉴于操作速度及/或功率消耗及/或成本效益上的优越特性，使得对于许多种类的复杂电路系统而言，MOS技术系目前最具有前景的其中一种方法。利用例如MOS技术制造复杂集成电路的期间，于包含结晶半导体层的基板上形成有数百万个晶体管(例如：N信道晶体管及/或P信道晶体管)。场效晶体管(无论考量N信道晶体管或P信道晶体管)典型上包括所谓的PN接面，该PN接面系由高掺杂区域(称为汲极与源极区域)与配置于该等高掺杂区域之间的轻掺杂区域或未掺杂区域(如信道区域)之接口所形成。在场效晶体管中，该信道区域的导电性(亦即，该导电信道的电流驱动能力)系由形成于该信道区域附近且藉由薄绝缘层与该信道区域隔离之闸极电极所控制。该信道区域的导电性(由于施加适当控制电压至该闸极电极而形成导电信道)取决于掺杂物浓度、电荷载体之迁移率，而对于晶体管中给定的信道区域延伸而言，该信道区域之导电率取决于该源极区域与该汲极区域之间的距离(也称为”信道长度”)。

因此，结合在施加控制电压至该闸极电极后于该绝缘层下方快速产生导电信道之能力，该信道区域之导电性实质地影响MOS晶体管之效能。因此，当产生信道之速度(取决于该闸极电极之导电性)与信道电阻率实质上决定该晶体管特性时，信道长度之微缩化及与其相关联的信道电阻率降低(由于缩减尺寸造成闸极电阻率增加)系用以加快集成电路操作速度之支配性设计准则。

目前，由于硅具有能够近乎无限制地取得、经良好认知的特性以及相关材料与制程、以及过去50多年来所累积的经验，故大多数复杂的集成电路系以硅为基础。因此，硅很可能仍是未来的电路世代所采用之量产材料选项。硅对于半导体器件制造所扮演的支配性角色在于硅/二氧化硅接口能够使得不同区域互相可靠地电性绝缘之优异特性。该硅/二氧化硅接口于高温下系稳定的，因此如果需要的话，则能够实施后续的高温制程，例如，在退火循环期间激活掺杂物且修复晶体损伤而不会牺牲该接口之电性特性。

对于以上所指出之理由，二氧化硅宜用作场效晶体管的闸极绝缘层的基底材料，以分隔该闸极电极(经常由多晶硅及含金属材料所组成)与硅信道区域。为了不断改善场效晶体管之器件效能，该信道区域之长度持续地缩短以改善切换速度和电流驱动能力。由于该晶体管的效能系藉由施加于该闸极电极的电压所控制以将该信道区域之表面转换至足够高的电荷密度并用以对于给定之电源电压提供所欲之驱动电流，所以必须维持某种程度的电容耦合(藉由该闸极电极、该信道区域及配置于其间的二氧化硅所形成的电容器提供)。这证明了缩短该信道长度必须增加电容耦合以避免于晶体管运作期间发生所谓的短信道行为(short channel behavior)。短信道行为可能导致漏电流(1eakage current)的增加，并导致该临限电压(threshold voltage)将非常明显地取决于该信道长度。大幅度微缩化之晶体管具有相对较低的电源电压，并因此得到更低的临限电压，在面对漏电流以指数上升的同时也必须增加该闸极电极至该信道区之电容耦合。因此，该二氧化硅层的厚度必须对应地降低以提供该闸极与该信道区域之间所需之电容值。举例而言，大约80奈米(μm)的信道长度需要厚度大约1.2奈米(nm)的闸极介电材料(由二氧化硅所制成)。虽然一般而言具有极短信道之高速晶体管组件宜用作高速之应用，而具有长信道的晶体管组件可用于较不关键之应用(如储存晶体管组件)，但是对于厚度介于1至2奈米范围的氧化物而言，即便仅有速度关键路径中的晶体管系基于极薄闸极氧化物形成，电荷载体直接穿隧(direct tunneling)通过极薄二氧化硅闸极绝缘层所造成的相对高漏电流数值可能不符合效能驱动电路(performance driven circuit)的需求。