[发明专利]高电压Ⅲ族氮化物半导体器件

说明书

技术领域

本发明涉及一种在III族氮化物半导体上制造的半导体器件。

背景技术

对于高功率电子应用来说，III族氮化物基器件具有很多超过硅基器件的潜在材料优势。其中，这些优势可以包括较大的带隙和击穿场，在二维电子气(2DEG)中的高电子迁移率和低热产生电流。然而，对III族氮化物半导体来说，大的同质衬底仍未广泛使用。目前，仍然在合适的非III族氮化物衬底上通过异质外延来生长III族氮化物膜。

通常用于支撑III族氮化物膜的衬底是碳化硅、蓝宝石或硅。可以采用分子束外延(MBE)或金属氧化物化学气相沉积(MOCVD)来执行异质外延，并且近来利用氢化物气相外延(HVPE)。通过异质外延会难以生长高质量的厚氮化镓层；因此，典型地，氮化镓中的高电压器件是仅有几微米厚的氮化镓层的横向器件。在电极不隔开相对大的距离的情况下，会难以在横向器件中容纳大的电压。对于在FET中横跨源/栅以及漏或者在二极管中横跨阳极和阴极的大阻挡电压来说，需要承受电压的电极之间的间隔可以是大的。例如，1kV器件可以具有间隔10μm或更大的栅-漏电极。这能够使高电压横向器件具有比等效的垂直器件更大的面积。因而，商业上，衬底成本变成重要的问题。

为了降低成本，硅是用于III族氮化物最期望的衬底。但是由于硅和氮化镓之间大的晶格和热失配，在器件结构中能够必需包括成核和应力管理层。这些通常称作缓冲层并且由能够包括超晶格的Al_xGa_1-xN层组成的层，在作为深陷阱或掺杂剂的大量的点缺陷一起，能够具有高密度的穿透位错和其他延伸缺陷。甚至对于晶格失配的衬底来说，合适的缓冲层可以在缓冲层上导致可接受质量的膜。但是缓冲层内的层在带隙中能够具有高浓度的缺陷水平。由于在这些层中的电子俘获，带隙缺陷水平能够引起分散或的电流崩塌，由于在这些层中载流子生成，带隙缺陷水平能够导致高漏极偏置处的电流泄漏，因此降低器件的击穿电压。

图1示出用于将电子限制到沟道的方法。图1(a)的III族氮化物堆叠是用于阳离子面上的n沟道器件的，目前优秀形式的III族氮化物结构用于制造HEMT。该堆叠能够用于形成在其中外部偏置调制有源层中的场和电流的横向器件。该器件结构包括其上具有缓冲层102的衬底101，缓冲层102可以包括由异质外延生长的成核和应力管理层。包括具有2DEG 104的沟道层103的有源层位于缓冲层102上。势垒层105位于沟道层103的相对于缓冲层102的相反侧，所述势垒层105的偶极子电荷能够形成2DEG并将电子限制在沟道层。绝缘和金属化层被沉积并被构图以形成器件(未示出)。

参考图1(b)，是从沟道层至缓冲层的导带边(ΔEc)的台阶。正如在沿着平面YY₁的能带图中所示的，只要势垒高度大于电子碰撞其上的能量，那么缓冲层中的较高导带边能够防止载流子注入和俘获在缓冲层中。具有小于势垒高度的能量的电子e₁在势垒处被反射回去(示意性轨迹r₁和r′₁)，而具有大于势垒的能量的电子e₂注入到势垒中，其中电子e₂可以被俘获(示意性轨迹r′₂)或由位于势垒另一侧上的衬底接触来收集(示意性轨迹r″₂)。图1(b)仅示出在缓冲层中的俘获过程。然而，在缓冲层中形成深能级的缺陷也扩散进入沟道层，其中它们可以容易地俘获电子并引起电流崩塌。

发明内容

一方面，描述了一种III-N器件，其具有缓冲层、在所述缓冲层上的第一III-N材料层、在所述第一III-N材料层上相对于所述缓冲层的相反侧上的第二III-N材料层和位于所述缓冲层和沟道层之间的分散阻挡层。所述第一III-N材料层是沟道层且在所述第一III-N材料层和所述第二III-N材料层之间的组分差异使得在所述第一III-N材料层中感生出2DEG沟道。在所述沟道层和所述分散阻挡层界面处的负电荷薄片或分布将电子限制为远离该缓冲层。

在另一方面，描述了一种集成电路。所述电路包括III-N器件，其中III-N器件是增强模式晶体管或耗尽模式晶体管并且电连接至二极管、电阻器或电容器中的一个。