[发明专利]藉由表面合金化以强化半导体装置之金属化系统中铜线之电子迁移表现

说明书

技术领域

本发明关于微结构，例如高等集成电路，特别指如铜基金属线之导电结构的形成，具有电子迁移之强化效果。

背景技术

现代微结构的制造(例如集成电路)有逐渐降低微结构尺寸的趋势，因此强化了该些结构之功能。例如，于现代集成电路，例如晶体管信道长度之尺寸微缩化，已达到次微米范围，因此藉由速度、功耗、多功能来增加该些电路之效能。随着新世代电路单独电路尺寸之缩小，因此改进了例如晶体管组件之开关速度，电性连接单独电路组件之互联线之底面积也缩小。因此，随着互连增加之速度快于电路组件，该些互联线之尺寸减少以补偿底面积之减少以及单位芯片面积电路组件之增加。因此，通常提供复数堆栈“线路”层(也称作金属化层)，其中单一金属层之个别金属线，藉由通孔连接至上覆或下覆之金属化层。尽管复数金属化层的提供，减少了互联线的尺寸，对于具有极大复杂度如现代中央处理器(CPUs)、图像处理器(GPU)、记忆芯片、特定应用集成电路(ASIC)之类是必要的。该减少之互连结构截面积，加上极小尺寸晶体管组件之静功耗之增加，造成金属线中，可能随新一代电子装置增加之可观的电流密度。

高等集成电路包含具有临界尺寸0.05um或更小之晶体管组件，因此通常单一互连结构内以至每平方公分数千安培之大电流密度操作，尽管因为单位面积具有大量电路组件，提供有大量金属化层。上升电流密度之互连结构操作，然而，会造成一些关于应力诱发之线劣化问题，导致集成电路之早期故障。此方面之一显着现象为于金属线或通孔内电流引致之材料传输，也称作“电子迁移”。电子迁移起因于电子之动量转移至离子核心，造成至离子核心之净动量转移于电子流动方向。特别在高电流密度，原子之大幅集体运动或导引扩散可能发生在互连金属内，其中扩散途径之出现对动量转移造成的物质位移量有巨大的影响。因此，电子转移可能导致内部空洞、邻于金属互连之小突块形成，因此造成该装置之效能、可靠度降低或完全故障。例如，嵌入二氧化硅及/或氮化硅之铝线常用作金属化层之金属，其中，如上所述，高等集成电路具有临界尺寸0.1um或更小，需要大幅减少该金属线之截面积，因此，增加电流密度会使得铝较不使用于金属化层。

因此，铝被铜或铜合金取代，铜具有远低于铝的电阻、相对于铝也增加了对高电流密度时电子迁移之抵抗。将铜材质引入微结构与集成电路之制造，带来一些因铜本身性质所衍生之问题如二氧化硅以及复数低介电常数之介电材料，通常与铜合并使用以减少复合金属化层内的寄生电容。为提供必须的附着以避免不需要之铜原子扩散至敏感装置区。即因此通常需要提供一位障层，介于该铜与该介电材料之间，供铜基互连结构嵌入。虽然氮化硅是一种有效防止该铜原子扩散之介电材料，较不倾向选择氮化硅作为夹层之介电材料，因为氮化硅具有适度高的介电常数，因此增加相邻铜线的寄生电容，造成无法接受的信号传输延迟。因此，赋予该铜所需的机械安定性之一薄导电位障层，形成以分离铜突块与周围之介电材料，因此减少进入该介电材料之铜扩散以及减少不需要之物种如氧、氟之类进入该铜。此外，该导电位障层可以铜形成高稳定度接口，因此降低接口上明显之材料扩散之发生机率，为电流导致材料扩散之临界区。现行钽、钛、钨以及与氮、硅之类的化合物，较常选用为导电位障层之材料，其中该位障层可包含不同组成之二或多个子层，以满足抑制扩散与附着性质之需求。

另一种铜之性质，与铝有极大区别，在于铜不能藉由化学或物理蒸气沉积之技术大量预沉积，加上铜无法藉由非等向性干蚀刻处理有效图案化，因此需要称为“嵌金”或“嵌花”之技术作为处理手法。于嵌金处理，首先形成一介电层，将其图案化以包含凹沟及/或通孔，依序以铜填入之。其中如前述，在填入铜之前，一导电位障层形成于该沟与通孔之边壁上。于该沟与通孔之铜突块沉积以例如电镀或无电镀之湿化学沉积处理生成，因此通孔需要长宽比5以上、直径0.3um以下以及该沟之宽度为0.1um到数um之可靠填充物。铜之电化学沉积处理在电子电路板制造为既有技术。然而，半导体内之金属区之尺寸，该高长宽比之无空隙填补，为极复杂、具挑战性之工作，其中最后形成之铜基互连结构，其特性与处理参数高度相关，例如材料与结构的几何形状。因为该互连结构之几何形状，几乎取决于设计需求，因此，不会大幅更改已知之微结构，评估、控制材料的选取造成的影响便显得很重要，例如铜微结构之导电位障层以及不导电位障层，及其互连结构特性之交互作用，确保高产量、高品质。特别是，辨识、监控以及减少不同组态之互连结构劣化、失能，以保持各新世代装置之可靠度。