[发明专利]数字锁相环结构

说明书

技术领域

本发明涉及一种结构，通过该结构，可在数字域中实现锁相环(PLL)的一个部分或多个部分。

背景技术

锁相环是包括电压控制振荡器(VCO)的电路，该电路被设计为控制VCO，以生成与基准信号具有预定频率和/或相位关系的输出信号。图1中显示了典型的锁相环。

锁相环包括振荡器101。从线上(on line)的锁相环电路105输出振荡器的输出。此外，将振荡器101的输出馈入相位/频率检测器(PFD)102的输入。PFD 102输出表示线上的基准信号106和从振荡器输出的信号之间的相位和/或频率差值的信号。PFD输出信号在低通滤波器103(环路滤波器)处被过滤，并作为在线的控制信号107被反馈至振荡器101中。控制信号107修改振荡器的本征频率。可以通过改变基准信号的频率来改变通过在线的锁相环电路105输出的信号的频率。通常，基准信号由其频率不会变化的非常稳定的振荡器产生。因此，在环路中包括分频器104是有益的，从而可以使得锁相环的输出频率变化，而不必改变基准信号的频率。

由于模拟装置之间的处理(process)而导致的变化意味着模拟域中的操作可随着程序因素而变化。另一方面，模拟域中的操作很大程度上是独立于程序的且是确定的。因此，很多情况下，人们希望在数字域中尽可能多地实现PLL。在集成电路上实现PLL时尤其如此，其中，程序可变性尤其成为问题。

在以基本上数字操作实现PLL的现有设计中，存在将表示VCO相位误差的信号从模拟转换到数字的步骤，该步骤限制可以配置的最大的闭环带宽。解决该问题的一个方法为以足够的精度执行VCO相位误差的A至D的转换以使得残余噪声在可接受的范围内。为了估计这些范围，可考虑数字PLL为其重复取样率(oversampling ratio，OSR)为F_ref/BW_PLL/2的采样的系统，其中，F_ref为基准频率，BW_PLL为PLL环的带宽。将F_ref取40MHz的实际值，BW_PLL取1MHz的实际值，则OSR大约为20。如果噪声在从0至F_ref/2的频带内均匀地传播，则相位检测器的噪声衰减db10(OSR)。因此，PLL可实现的最小残余相位噪声为E/√OSR，其中，E为RMS VCO相位误差。无线系统的通常指标是剩余相位噪声为3度。上述的估算表示要达到该指标，RMS VCO相位误差必须为3*√20，其大约为14度RMS。但是具有这种精确度的数字PLL通常不多见。

实现令人满意的数字PLL的可选方法可以为提高基准时钟频率。然而，明显更高的基准时钟频率意味着PLL的更快的操作且需要增强的电路，以生成和处理时钟信号。

因此，需要一种改进的PLL，其可以通过使用至少一些在数字域中操作的元件以高精度容易地实现。

发明内容

根据本发明，提供了锁相环电路，包括：振荡器，被配置为生成输出信号；输入端，用于接收基准时钟信号；延迟单元，被配置为对基准时钟信号进行延迟以生成延迟的基准时钟信号；相位比较器，被配置为生成表示输出信号和基准时钟信号之间的相位差的量化信号；积分器，被配置为对量化信号进行积分以形成积分信号；第一反馈通路，被配置为根据积分信号控制振荡器的相位和/或频率；以及第二反馈通路，被配置为根据积分信号调整由延迟单元施加的延迟。

第一反馈通路可包括被配置为对积分信号进行低通滤波的第一低通滤波器。第一反馈通路可以被配置为根据第一低通滤波器的输出来控制振荡器的相位和/或频率。

可在数字域中实现第一低通滤波器。第一反馈通路可包括用于将第一低通滤波器的输出转换成模拟域的第一数模滤波器。第一反馈通路可以被配置为根据第一模数转换器的输出来控制振荡器的相位和/或频率。

第一反馈通路可包括被配置为在模拟域中对第一数模转换器的输出进行低通滤波的第二低通滤波器。第一反馈通路可以被配置为根据第二低通滤波器的输出来控制振荡器的相位和/或频率。

锁相环可包括用于接收第一相位控制信号的相位控制输入端。第一反馈通路可包括用于将第一低通滤波器的输出和第一相位调制命令信号结合的装置。

可在数字域中实现积分器。积分器可以是被配置为将量化信号进行累加以形成累加值的累加器，积分信号的瞬时值为累加值。

第二反馈通路可包括用于将积分器的输出与第二相位调制命令信号和分频信号中的一个或两个结合的装置。