[发明专利]使用有界误差向量幅度的峰均值功率比降低

说明书

技术领域

本发明的实施例涉及集成电路装置(“IC”)。更明确地说，本发明的实施例涉及用于针对IC使用有界误差向量幅度来降低(包括但不限于最小化)OFDM和/或OFDMA系统的峰均值功率比的信号处理。

背景技术

可编程逻辑装置(“PLD”)是一类众所周知的集成电路，其可经编程以执行指定逻辑功能。一类PLD(即，现场可编程门阵列(“FPGA”))通常包括可编程瓦片阵列。举例来说，这些可编程瓦片可包括输入/输出块(“IOB”)、可配置逻辑块(“CLB”)、专用随机存取存储器块(“BRAM”)、乘法器、数字信号处理块(“DSP”)、处理器、时钟管理器、延迟锁定环路(“DLL”)等等。如本文中所使用，“包括”意味着不受限制地包括。

每一可编程瓦片通常包括可编程互连和可编程逻辑两者。可编程互连通常包括大量具有变动长度的互连线，其通过可编程互连点(“PIP”)互连。可编程逻辑使用可编程元件来实施用户设计的逻辑，所述可编程元件可包括(例如)函数发生器、寄存器、算术逻辑等等。

通常通过将配置数据流加载到内部配置存储器单元中来编程可编程互连和可编程逻辑，所述配置数据流定义如何配置可编程元件。配置数据可从存储器(例如，从外部PROM)读取或由外部装置写入FPGA中。各个存储器单元的集体状态接着确定FPGA的功能。

另一类PLD是复杂可编程逻辑装置或CPLD。CPLD包括两个或两个以上“功能块”，其通过互连开关矩阵连接在一起并连接到输入/输出(“I/O”)资源。CPLD的每一功能块包括二级AND/OR结构，其类似于可编程逻辑阵列(“PLA”)和可编程阵列逻辑(“PAL”)装置中所使用的那些结构。在CPLD中，配置数据通常以芯片上形式存储于非易失性存储器中。在一些CPLD中，配置数据以芯片上形式存储于非易失性存储器中，接着下载到易失性存储器作为初始配置(编程)序列的部分。

对于所有这些可编程逻辑装置(“PLD”)，装置的功能性由出于所述目的而提供给装置的数据位控制。所述数据位可存储在易失性存储器(例如，静态存储器单元，如在FPGA和一些CPLD中)中，存储在非易失性存储器(例如，快闪存储器，如在一些CPLD中)中，或存储在任何其它类型的存储器单元中。

其它PLD是通过应用处理层(例如金属层)来编程的，所述处理层可编程地互连装置上的各种元件。这些PLD称为掩模可编程装置。还可以其它方式来实施PLD，例如使用熔丝或反熔丝技术。术语“PLD”和“可编程逻辑装置”包括但不限于这些示范性装置，同样涵盖仅部分可编程的装置。举例来说，一类的PLD包括硬编码晶体管逻辑与可编程开关结构的组合，所述可编程开关结构可编程地互连所述硬编码晶体管逻辑。

正交频分多路复用(“OFDM”)和正交频分多址(“OFDMA”)是用于宽带通信的普遍调制技术。尽管OFDM和OFDMA具有频谱效率且涉及针对频率选择性信道具有较低复杂性的解调器，但其往往会具有高峰均值功率比(“PAPR”)值，这会降低功率放大器效率。其他人已提议主动星座图扩展(“ACE”)以实现PAPR降低。

ACE程序改变符号位置。然而，ACE在发射器中引入星座图误差，其可能会违反误差向量幅度(“EVM”)限制，所述限制例如由一些标准强加。这些标准包括第三代合作伙伴计划-长期演进(“3GPP-LTE”)和电气电子工程师协会(“IEEE”)802.16e(“移动WiMax”)。

发明内容

一个或一个以上方面大体上涉及集成电路装置(“IC”)，且更明确地说，涉及针对IC使用有界误差向量幅度来降低OFDM和/或OFDMA系统的峰均值功率比。

一方面可大体上涉及一种用于信号处理的方法。所述方法可包括执行ACE程序。可识别在ACE迭代之后位于有界区外部的符号。可响应于误差向量幅度目标来确定所述有界区。可将所识别的符号平移到所述有界区。

在此方法中，可将所述符号移动到所述有界区的原点位置。在执行所述ACE程序之前，可获得星座图的符号，其中对所述星座图的所述符号执行所述ACE程序。所述方法可进一步包括获得所述星座图的另一组符号，且对所述星座图的所述另一组符号执行所述ACE程序。所述星座图可至少为四正交振幅调制(“4-QAM”)阵列。所述有界区可针对于所述星座图的边缘符号区。所述边缘符号区可为所述星座图的角落符号区。可将所述符号移动到所述有界区的边沿。可将所述符号移动到所述有界区的内部中或移动到所述有界区的边沿上。