[发明专利]用于缓存中通路分配及通路锁定的方法

说明书

技术领域

本发明涉及计算系统，更具体地，涉及计算系统的共享高速 缓冲存储器中的数据分配。

背景技术

现代微处理器可包括一或多个处理器内核或处理器，其中每 一个处理器都能够执行软件应用程序的指令。这些处理器通常是管 线化的，其中处理器包括与位于各阶段(stage)之间的存储元件(如 寄存器和阵列)串联连接的一或多个数据处理阶段。虽然该管线可 分为任何数目的阶段，在所述阶段会执行一部分的指令处理，指令 处理一般包括获取指令、解码指令、执行指令以及将执行结果存储 到由该指令确定的目的地中。

理想地，每一个时钟周期产生用于管线的每一个阶段的指令 的有用执行。然而，管线中的拖延(stall)可能会导致无用的工作 在该特定的管线阶段进行。拖延(通常是多周期拖延)的一个例子 是数据缓存或指令缓存的未命中。降低性能损失的方法是减少多周 期拖延的发生。

微处理器可能会耦合到一个层次或多个层次的缓存层次结 构，以减少存储器中的用于读或写操作的微处理器的数据请求的延 迟。一般来说，缓存可能会存储一个或多个模块，每一个模块是一 份存储在系统存储器中的相应地址的数据。此处使用的“块(block)” 是存储在连续的存储器位置的一组字节，出于一致性的目的，它们 作为单元处理。此处使用的术语“缓存块”、“块”、“缓存行”和“行” 是可以互换的。在一些实施方式中，块还可以是在缓存中的分配和 释放的单位。在一个块中的字节数可能会随设计的选择而多种多 样，可能是任意大小的。作为例子，经常使用32字节和64字节的 块。

当太多的块映射到同一个集时，在一个集关联或直接映射的 缓存中有冲突或碰撞、未命中发生，因此，在那个集中有一个或多 个块需要被抛弃。一个特定的缓存可能有两个或两个以上使用缓存 用于数据存储的源。例如，一个或多个处理器内核、一个或多个图 形处理单元(GPU)、一个或多个输入/输出(I/O)设备或可存取特 定缓存的其他。这些源可能无法平等地分享缓存中的存储资源。由 于源的平均存储器延迟的增加而经历的系统性能下降可能对每一 个源是不相等的。

例如，可能是存储器层次结构中的L2或L3缓存的集关联的 共享缓存可以被两个芯片上的处理器内核或内核、图形处理器单元 (GPU)和多输入/输出(I/O)设备用于数据存储。要分配空间使 新的数据在此缓存中存储，诸如在缓存未命中后的填充缓存行之类 典型的缓存实现允许在选定集中的最近最少使用(LRU)通路被替 换。由于这种分配策略不区分来自不同源的请求，它可能让诸如I/O 源之类源占据缓存中的通路的显著部分，这可能是不可取的。现在， 内核的数据块可以在这一选择的集中收回，从这降低了由系统中的 内核所经历的平均存储器延迟。

鉴于以上所述，需要用于计算系统的存储器中的数据分配的 高效的方法和机制。

发明简要概述

设想了用于计算系统共享高速缓冲存储器中的数据分配的系 统和方法。在一实施方式中，计算系统包括一或多个处理器内核以 及共享的集关联缓存。共享缓存的每一个缓存通路都可被多个源访 问，其中多个源被配置为生成存储器请求。共享缓存控制器被配置 为基于接收到的存储器请求的对应源启用或禁用分别给每一个缓 存通路的缓存填充行分配。多个源的每一个源可以是下面中的至少 一个：处理器内核、图形处理单元(GPU)和输入/输出(I/O)设 备。

一或多个配置和状态寄存器(CSR)被耦合到共享缓存控制 器，用于存储用来启用和禁用分别给每一个共享缓存通路的所述分 配的编码值。在CSR中的存储值的编程可使得每一个共享缓存通路 在只有一或多个预选源的缓存未命中之后可分配。因此，诸如I/O 设备之类的特定的第一源对在缓存未命中之后的特定的缓存通路 可能没有分配可用性，以避免诸如处理器内核之类的第二源的数据 的不期望的逐出。通过改变在一或多个CSR中的存储值控制共享缓 存通路的分配可用性也可以用于在掉电序列期间在共享缓存继续 运行的同时创建共享缓存内的伪RAM结构和逐步减少共享缓存的 大小。

参考下面的说明和附图，这些实施方式以及其它实施方式将 变得明显。

附图说明

图1是说明计算系统的一种实施方式的总体框图。

图2是说明典范处理节点的一种实施方式的总体框图。