[发明专利]高k金属栅极晶体管的阈值电压控制和驱动电流改善的方法和结构

说明书

技术领域

本发明总体涉及集成电路，更具体地涉及制造高介电常数(高k)电介质栅极结构的方法，该栅极结构具有界面氮化以调节阈值电压和改善驱动电流。

背景技术

集成电路经常采用已知为诸如场效应晶体管(FET)的晶体管的有源器件。金属氧化物半导体场效应晶体管(MOSFET)包括硅基衬底，该硅基衬底包括通过沟道区分隔开的一对杂质区(即源极结和漏极结)。在沟道区上方，栅极电极被电介质分隔开。结可包括掺杂剂，该掺杂剂的类型与沟道区中存在的掺杂剂的类型相反。包括n型掺杂结的MOSFET称为NFET。包括p型掺杂结的MOSFET称为PFET。在将掺杂剂注入到相邻的源极和漏极结期间，栅极电极可用作沟道区的掩模。浅沟槽隔离(STI)结构可形成在衬底中，以隔离集成电路中不同MOSFET的结。此外，可横跨集成电路的MOSFET设置层间电介质，以将栅极区域和结与上面的互连线隔离。欧姆接触可贯穿层间电介质下至栅极区或结而形成，以将栅极区或结连接到互连线。

MOSFET的沟道和栅极电极之间插入的栅极电介质曾经主要由热生长二氧化硅(氧化物)制成。由于需要具有更高工作频率的集成电路，氧化物栅极电介质的厚度稳定地减小以增加栅极电容，从而增加MOSFET的驱动电流。然而，随着氧化物栅极电介质的厚度减小，穿过栅极电介质的漏电流增加，从而导致器件可靠性降低。因此，氧化物栅极电介质目前被介电常数(k)比氧化物更高的电介质(即k＞3.8)取代。这种“高k电介质”提供增加的栅极电容，而对漏电流无不利影响。

典型地，高k金属栅极晶体管的阈值电压通过金属栅极的功函数调节。由于在CMOS应用中对NFET和PFET二者的阈值电压的要求，因此需要显著增加工艺复杂度和成本的双金属集成。此外，已经发现在传统的栅极首次集成中，PFET金属栅极是热力学不稳定的。调节阈值电压的另一种途径是在高k电介质的顶部增加帽层。然而，帽层会显著降低沟道迁移率，从而除了额外的工艺复杂度和成本之外还降低器件的驱动电流。

发明内容

在本发明的第一方面，一种形成器件的方法包括提供衬底。该方法包括在衬底上形成界面层。该方法包括在界面层上沉积高k电介质层。该方法还包括在该高k电介质层上沉积除氧层。该方法也包括进行退火。

在本发明的另一方面，一种结构包括衬底。该结构包括衬底上的界面层。该结构还包括界面层上的高k电介质层。该结构也包括高k电介质层上的除氧层。

附图说明

在下面的详细说明中参照附图描述本发明，其中附图示出本发明的示例性实施例的非限制性示例。

图1示出根据本发明实施例的处理步骤和最终结构；以及

图2示出根据本发明的供选择的实施例的处理步骤和最终结构。

具体实施方式

参照图1，获得体衬底(bulk substrate)100。体衬底100可包括但不限于选自轻掺杂有n型或p型掺杂剂的单晶硅、硅锗(SiGe)、锗(Ge)、砷化镓(GaAs)、磷化铟(InP)或者锑化铟(InSb)的材料。作为选择，半导体层可形成在绝缘层上，以制造绝缘体上硅(SOI)或者等效的绝缘体上SiGe、绝缘体上Ge或者绝缘体结构上的III-V(诸如GaAs、InP、InSb)结构。可在衬底100的表面上执行栅极预清洗。

等离子体氮化工艺用于形成氮化界面层200。等离子体氮化工艺可在约室温至500℃、约1毫托(mT)至1个大气(atm)压强、约10瓦(W)至2000W下进行，并且可采用氮(N2)或者氨(NH3)。氮化界面层200可包括但不限于氧化物、氮化物、氮氧化物以及氮化氧化物。氮化界面层200可具有约至的厚度。氮剂量可在每平方厘米上2E14至3E15的范围内。作为选择，热氮化工艺可用于形成氮化层200。热氮化工艺可在约700℃或者以上的工艺温度下进行，并且可采用氮源，诸如氨(NH3)。此工艺之后可选择性地进行在约700℃或以上采用氧(O2)或者其它氧源的氧化。氮化界面层200最终可位于栅极之下。氮化界面层200提供阈值电压降并且改善高k金属栅极FET的驱动电流和迁移率。