[发明专利]用于在同步系统中使用的基于晶体的振荡器

说明书

发明背景

本发明涉及晶体振荡器，且具体地涉及用于在同步系统中与其它类似的晶体振荡器一起使用的晶体振荡器。

时钟信号是在数字系统中最重要的控制信号。不管是什么调制方案，逻辑转换的定时都由系统时钟指示。在任何级别——在芯片上、在电路板上或越过电路板——的系统的性能由在组件中间的时钟信号的协调来断言。示例性已知的应用可如下被描述。

同步系统。同步系统提供在每次发送/接收交换时频率锁定的时钟信号并要求具有零偏斜的设计以设置在信号和时钟之间的相位关系。在同步系统中协调时钟信号时的困难不同于在芯片、电路以及系统级别处。在芯片上，单个时钟容易被分布以驱动每个元件，且数据时钟偏斜容易被控制。在电路(多芯片)和系统(多电路板)级别的情况更加复杂。同步性要求(1)中心时钟分布在整个电路中，(2)在电路组件本地的独立时钟被频率锁定，或(3)低频基准时钟分布在整个电路中并一直增加到在每个组件的数据速率。在当前系统中使用的这些解决方案的每个引入在组件成本、设计复杂性、增加的抖动和噪声以及减少的可靠性方面的另一层面的问题。此外，困难还进一步随着组件计数和分隔距离而增加。

在理想的同步电路中，每个组件在逻辑级别上的每个改变同时由公共时钟信号的级别改变定义；所有事件的定时可被安全地假设，且有源组件不需要监控和协调不同事件的定时。实际上，逻辑转换具有有限的上升/下降时间，信号传播有延迟，以及寄存器具有组合来指示最大可能的系统速度的非零锁存时间。在芯片级别，时钟质量和每个组件的延迟的组合设置对最大时钟速度的限制。在电路和系统级别，事情是不同的，所有事件可能不是同步的，但每个事件的定时在系统级别被协调。在板间系统(例如，刀片服务器应用)中，在一个时钟域中操作的模块不可避免地需要将数据发送到在第二时钟域中操作的另一模块。

当前的同步系统通过使主时钟成扇形散布到系统的每个组件来分布公共时钟信号。单个输入时钟信号由几个输出缓冲器再驱动。缓冲器具有传播延迟，虽然合并锁相环(PLL)来消除在输出之间的偏斜的扇出是可用的。然而，PLL引入抖动。当需要多于一个的扇出部分时，在电路中包括可调节的延迟以消除在扇出模块之间的偏斜很重要。在许多当前应用中，低频时钟成扇形散布在整个系统中，且时钟被增加至在每个组件的数据速率。PLL倍增器的电压控制振荡器(VCO)的抖动被添加到时钟信号，以及作为倍增的结果，时钟本身的抖动作为倍增因子的平方增加。

用于时钟分布的另一当前技术是简化在整个系统中的单个时钟信号的菊花链。在每个组件，适当调整的延迟必须被提供以同步系统。实际上，完美地匹配阻抗使得时钟信号不在每个分支处反射很难。多个反射干扰信号并引起噪声和抖动。

偏斜是在两个信号之间的固定定时。偏斜的主要原因是在轨迹长度上的差异，但影响信号传播的任何事情可能促成此：商品宽度(trade width)和阻抗、介电常数的变化以及温度。如果接收机在时钟信号的上升沿上对数据采样，那么只要时钟在正确的时间给接收机提供上升沿，就不存在相关的偏斜。然而，考虑到抖动，确保用于生成数据转换的同一时钟沿也用于频闪指示(strobe)在接收机处的转换可显著地减少系统的有效抖动。如果数据系统和时钟信号都具有相同的抖动，它们可追踪彼此。确保在接收机中使用的时钟具有相同的抖动，因为数据是采用异步架构的驱动动机之一。

异步系统。异步系统具有比同步系统更自主的组件；它们不是频率锁定或相位锁定的，以及在组件之间，延迟和偏斜不成为问题。在发射机，时钟信号确定逻辑转换，以及在接收机，不是使用同步定时的平凡假设的简单的进入数据，单独的时钟必须至少暂时被相位锁定和频率锁定，以使比特可在它们的中央被采样。

当前的异步架构具有优于在板间级别的同步设计的几个优势，优于在电路级别的一些优势，以及除了在最罕见的情况下，在芯片级别没有优势。异步系统解决由普通同步系统提出的几个问题：扇出以及相关的增加的抖动不提出问题，偏斜不是问题，以及有多个时钟减少了灾难性的中央时钟故障的可能性。异步架构的自主性质提供可量测性和冗余度。在电路板之间减少的协调如所需要的提供更容易的加法和减法。