[发明专利]形成集成电路的方法及所得结构

说明书

相关申请案交叉参考

本申请案请求在2009年2月25日提出申请且标题为“形成集成电路的方法及所得结构(METHODS OF FORMING INTEGRATED CIRCUITS AND RESULTING STRUCTURES)”的第12/392,742号美国专利申请案的申请日期的权益。

技术领域

在各种实施例中，本发明一般来说涉及用于制造集成电路装置(例如，存储器、逻辑或专用集成电路(ASIC))而不消耗其上形成有所述集成电路装置的受主半导体衬底的方法。更特定来说，本发明的实施例包含其中提供半导体材料以用于在其上不具有电路的受主衬底上方的一个或一个以上层级处制造集成电路的集成电路制造方法。此外，本发明的实施例包括多层级集成电路。

背景技术

传统上，已通过最初形成个别电路装置且随后将芯片堆叠并接合在一起以形成多层级芯片堆叠或组合件来制造三维(3D)集成电路(IC)装置以改善芯片密度。因此，在实施个别芯片制造从而形成组合件且电连接所述芯片时所花费的时间、材料及工艺动作会导致不期望的高成本。此外，由于不期望的长信号路径，个别制造的芯片的堆叠及电连接可导致总电路中增加的电阻及信号延迟。此外，信号传输穿过所述组合件的一个层的布线可电干扰其它层上的布线，例如，串扰。

已提议的增加芯片密度、最小化设计尺寸的另一技术是所谓的“自下而上”方法。在此方法中，传统上在例如绝缘体上硅(SOI)晶片的基底衬底上制造电路，接着在所述晶片上生长连续硅层以提供作用表面且在生长下一较高层级之前在每一连续硅层上制造额外电路层级。重复此工艺以形成具有期望数目个层的装置。此方法的一个困难是在形成随后的层级时每一电路层级(除了最后一个制造的电路层级)被暴露于多个热循环。此外，由于自下而上方法所需的热循环，电路结构的适合材料选择受到限制。另外，由于在所述基底衬底上生长每一新的硅层，此方法需要过多的时间量。

此外，前述多层级电路制造方法每一者需要使用及消耗硅晶片或其它体衬底，所述体衬底构成制造工艺的总成本的显著部分，大约为百分之二十到百分之三十。

因此，需要用以更有效且具有减少的费用同时促进最小化装置总尺寸的制作3D集成电路的工艺。

发明内容

本发明的实施例包括在其上不具有电路的受主衬底上制造电路的方法。可在与接合到所述受主衬底之后的施主衬底分隔开的基础材料层级上分别且顺序地形成一个或一个以上电路层级。在形成期望数目个电路层级之后，从所述受主衬底移除囊封于钝化材料中的所得集成电路。为实现所述移除，可移除间置于电路与所述受主衬底之间的牺牲材料，如通过借助比起电路囊封物及所述受主衬底来对所述牺牲材料具有选择性的蚀刻剂进行蚀刻。

本发明的实施例包括3D集成电路，其可单分为个别半导体裸片。

附图说明

在其中描绘本发明的实施例的各种特征的图式中：

图1A到1I包括在根据本发明的实施例用于制造集成电路的工艺流程期间形成的半导体结构的示意性表示；

图2是根据本发明的实施例的半导体裸片的示意性侧视截面图解说明；

图3A到3C是在根据本发明的实施例的制造中的多层级电路的局部放大侧视截面表示；

图4是图3C的多层级电路在执行间隔件蚀刻之后的局部放大侧视横截面表示；且

图5是在根据本发明的实施例的制造中的多层级电路的另一实施例的局部放大侧视横截面表示。

具体实施方式

本文中所呈现的图解说明并非打算作为任何特定存储器装置、逻辑装置、ASIC装置或其它半导体装置的实际视图，而是仅仅用于在各种实施例中描述本发明的理想化表示。此外，为清晰起见，可放大图式中的某些组件的相对尺寸(例如，各种材料的厚度)。另外，各图之间共同的组件可保留相同或类似数值标记。

本发明包括在不消耗受主衬底的情况下在所述受主衬底上制造集成电路装置的方法以及所得集成电路装置的实施例，所述集成电路装置可包括顺序地制造于半导体基础材料的叠加的层级上的多个集成电路层级。如本文中所使用的术语“三维集成电路”意指且包含配置于垂直安置(一者在另一者上面)的平面或层级中的多个集成电路。如本文中所使用的术语“形成(form)”及“形成(forming)”涵盖安置材料作为最终材料或其组件及原位形成材料两者。如本文所使用的术语“另一者”意指且包含使用了多次的组件或结构以及一种类型的组件或结构的制造的额外出现两者。