[发明专利]通过用于晶圆到晶圆结合的化学机械抛光工艺来形成沟道式电容器和通孔连接的方法

说明书

技术领域

本发明涉及集成电路和集成电路封装的领域。

背景技术

现今，为了正确操作，2D单片IC（集成电路）在板层级要求分立器件，例如电容器，电阻器和电感器。通常，两个IC封装插脚引线对于到每个分立器件的电气连接来说是需要的。举例来说，需要连接到5个电容器的IC将需要10个额外的插脚引线。这种增加的插脚引线数量增加了IC封装成本，IC区域和板空间。另外，由于寄生电容的引入和可能的漏泄电流和噪音，将降低总体电气性能。

举例来说，某些受让人的多媒体IC产品需要分路器，飞跨和保持分立电容器。当安装在印刷电路板上时，这些分立电容器的每个在IC上需要两个另外的插脚引线。不幸地这些分立电容器在0.1到1.0μF之间并且相比于典型的CMOS和BiCMOS IC（较小F）中利用的来说具有大得多的值。这样，这些大值电容器不能利用市场（例如铸造车间等）中可用的标准技术在标准2D IC产品中集成。

不管所有困难，在一个封装中使这些和其他板层级分立器件与IC集成的需要是非常现实的。一些制造商现在正在寻找实现此目的的新方法。一种此类方法是Linear Technology的“μmodule”技术，其中独立封装使用焊接凸点堆叠以相互连接。在集成的另一种方法中，IC在较大“被动芯片”的顶部上有凸点。

不幸地，这两种技术具有缺点，因为产生的封装较大并因此成本较高，并且因为芯片到芯片凸点技术是成本非常高的。另外，在第二种方法中，被动芯片的区域比其顶部上的凸点芯片的区域大得多，并且连接到其上的另外IC阵列需要另外的空间，并且连接到其上的另外ROM阵列需要另外的空间，使得封装非常大并且具有大量的进出芯片相互连接。无论何时“被动”芯片和有源芯片（IC）是任一不同尺寸时，或当每晶圆器件产量较低时，晶圆到晶圆封装技术是不实用的。

附图说明

图1至10示出了根据本发明的沟道式电容器形成的示例性方法。

图11是图1的示例性沟道式电容器的电路图。

图12至40示出了根据本发明的硅贯通通孔形成的示例性方法。

图41示出了一个晶圆到包含集成电路的另一个晶圆的热结合，所述一个晶圆例如包含根据图1至10的沟道式电容器的晶圆。

图42示出了为例如结合到额外晶圆的这种额外工艺或为焊接凸点和锡粒准备好的结合晶圆的完成。

图43是衬底20的区域的示意性顶视图，示出了衬底20上的多个电容器和其他器件。

具体实施方式

本发明中使用的沟道式电容器的制造在图1至10中示出。图1示出了与其上具有背侧氧化层22的硅衬底20的起始点。沉积硬掩模层，并且使用传统光掩模和蚀刻工艺，有图案的硬掩模层24保留，如图2所示。然后使用标准商业工艺的硅沟道蚀刻如图3A至3C所示进行。这种蚀刻包括区域A，以及在其侧面处的更窄的区域B，其将提供用于电容器电极之一的接触区域的区域。然后第一电介质沉积26如图4A至4C所示进行。这之后，第一导电材料层28（例如金属或掺杂的多晶硅）在氧化层24（图5A至5C）上沉积并且将用作电极层。该层具有足够厚度使得其不仅以选择的电极材料涂覆区域A（图3A），而且与第一电介质在一起，其还完全以相同材料（图3A）填充区域B，如图5B所示。在图6A至6C中，已经沉积了第二电介质层30，涂覆电极层28。然后第二电极层32以足够厚度如图7A至1C所示沉积，其填充沟道的剩下未填充部分。

此后化学机械抛光（CMP）工艺用于平面化顶部表面并且同时暴露第一电极层28和第二电极层32，其由电介质层30相互绝缘，其中电极层28由电介质层26与衬底20绝缘，如图8A至8C所示。然后绝缘电介质34（在行业中通常称作层间电介质）如图9A至9C所示沉积。这种层将在后面被光掩模并蚀刻，从而暴露第一电极区域28，第二电极区域32和衬底材料20。然后金属层36将被沉积并印图案，从而制造电容器触点36'和36''并将电容器触点36'连接到衬底20。产生的电容器电路如图11所示。物理地，由嵌入电容器内的层32，30和28形成的电容器在图11右边，由层28，26和20形成的电容器在图11的左边。