[发明专利]可配置模块和存储器子系统

说明书

对相关申请的交叉引用

本申请要求2009年5月22日提交的题为“HYPERLINK HLDIMM MODULE AND MEMORY SUBSYSTEM”的共同未决的美国临时申请序列号61/180,693以及2010年4月29日提交的美国申请序列号12/770,376的优先权，在此通过引用将上述申请完全并入。

技术领域

本发明总的来说涉及存储器子系统。具体而言，本发明涉及允许用户配置存储器通道、存储器速度和存储器容量的存储器子系统。

背景技术

从大型企业服务器到个人计算机的许多主机系统采用许多存储器子系统来提供中央处理单元(CPU)使用的数据。主机系统通常采用具有不同速度和容量的存储器体系。较大容量的存储器通常具有较长的等待时间，因此，其速度比较小容量的存储器慢。典型的存储器体系中，CPU和高速寄存器以及高速缓存直接通信，以和CPU速度相当的速率传输少量数据。高速缓存从动态随机存取存储器(DRAM)中预取较大的数据块，但是预取速率比CPU速度慢。高速缓存利用CPU发起的许多数据请求的连续特性来使CPU停滞或者CPU由于缺少必要数据而无法完成任务的情况出现得最少。DRAM也从硬盘驱动器(HDD)预取较大数据块。在体系的每个级别，预取足够大的数据块以补偿较慢的预取速率是很重要的。这使得可以保持体系所有级别的平均数据速率。由于其机械特性，HDD存储器比DRAM和其他固态存储器慢很多。优选地，存储器体系的每个级别使存储器容量增加几个数量级，而使等待时间仅增加一个数量级。DRAM和HDD存储器体系级别之间等待时间的显著增加使得需要这样一种存储器解决方案，其性能和容量介于DRAM和HDD技术之间，这样，整个存储器体系的数据流都是平衡的。

传统的存储器模块通过共用的总线进行通信。这在共用总线上产生降低存储器速度的高容性负载。移除存储器模块时共用总线方法也会产生残桩(stub)。残桩是不端接负载的导电路径，这会造成信号反射，信号反射需要很长的稳定时间，因此降低了系统时钟速率。为了提供接通DRAM和HDD之间的性能差距的存储器方案，需要克服具有共用存储器总线和残桩的传统系统的速度限制的存储器子系统。

发明内容

一方面，本发明的特色在于一种存储器模块，其具有多个包括存储器的装置(MCD)。每个MCD具有输入端口、输出端口、存储器以及和输入端口、输出端口和存储器通信的桥接器。桥接器用于从输入端口接收命令和数据包，并且用于响应于命令执行如下操作中的至少一个：把数据包的一部分从输入端口传输到存储器、把数据包的一部分从输入端口传输到输出端口以及把存储器包的一部分从存储器传输到输出端口。电路板上安装有MCD，并具有用于至少两个MCD之间的串行通信的多个导电路径。

另一方面，本发明的特色在于一种可配置存储器子系统，其具有存储器模块，存储器模块包括安装在上面的第一MCD对和第二MCD对。每对MCD具有第一MCD和第二MCD。每个MCD具有输入端口、输出端口、存储器以及和输入端口、输出端口和存储器通信的桥接器。桥接器用于从输入端口接收命令和数据包，并且用于响应于命令执行如下操作中的至少一个：把数据包的一部分从输入端口传输到存储器、把数据包的一部分从输入端口传输到输出端口以及把存储器包的一部分从存储器传输到输出端口。每个MCD对具有和第一MCD的输入端口以及电路板边缘上的多个输入导体通信的对输入。第一MCD的输出端口和第二MCD的输入端口通信。第二MCD的输出端口和对输出以及电路板边缘上的多个输出导体通信。环回装置和存储器模块通信。环回装置从第一MCD对的对输出接收命令和数据包，并且把命令和数据包传送给第二MCD对的对输入。