[实用新型]一种采样时钟控制电路

说明书

技术领域

本实用新型属集成电路设计领域，具体涉及一种采样时钟控制电路，尤其是涉及一种高速模数转换电路的采样时钟控制电路。

背景技术

目前，各类高速模数转换电路，如采用过采样算法的模数转换电路，均需要对输入的模拟信号进行采样。采样时钟由电路内置时钟电路控制。此时钟信号的高电平为电路的电源电压，低电平为电路的地。采样电路的输入传输门由NMOS管和PMOS管构成，受到采样时钟的控制。

图1是传统的采用时钟控制电路，其中PMOS管P1漏接信号输入IN、栅接时钟信号CLK1、源接信号输出OUT、衬底接地VDD；NMOS管N1漏接信号输入IN、栅接延时时钟信号CLK1N、源接信号输出OUT、衬底接地GND；反相器X1的输入接时钟信号CLK1，输出接延时时钟信号CLK1N。电路工作时：时钟相位1，CLK1电压为GND，CLK1N电压为VDD，P1和N1开启，模拟信号从IN输入，OUT输出。时钟相位2，CLK1电压为VDD，CLK1N电压为GND，P1和N1截止，信号无法导通。当输入信号没有叠加直流偏置信号时，可能出现：Vin＝Vmin＜GND-Vthn，其中Vin为输入电压，Vmin为输入最小电压，Vthn为NMOS管开启电压，则NMOS管N1的栅源电压差VGS＝-Vmin＞Vthn，N1无法截止，导致信号从IN输入，出现电路性能的下降。

因此在电路的应用中，当输入一个零直流偏置的模拟交流信号时，输入电压会出现低于电路地的负信号，此输入的负信号可能使传输门中的NMOS错误开启，造成电路性能的下降。为解决上述问题，需要在电路外围增加直流偏置的设置，这样会增加应用的成本，并容易出现错误。

实用新型内容

由于现有技术存在的上述问题，本实用新型提出一种采样时钟控制电路，其可有效解决现有技术存在的问题。

为了实现上述目的，本实用新型提出一种采样时钟控制电路，包括第一PMOS管、第二PMOS管、第一NMOS管、延时模块、基准模块、第一反相器、与非门，其中，第一PMOS管漏接信号输入、栅接第一时钟信号、源接信号输出、衬底接电源，第二PMOS管漏接第二时钟信号、栅接第一内部连线、源接基准电压、衬底接电源；第一NMOS管漏接信号输入、栅接第二时钟信号、源接信号输出、衬底接地；延时模块输入端接第一时钟信号，输出端接第一延时时钟信号；第一反相器的输入端接第一时钟信号，输出端接第二内部连线；与非门的两个输入端分别接第二内部连线和第一延时时钟信号，输出端接第一内部连线；电容两端分别接到第一延时时钟信号、第二时钟信号；基准模块接到基准电压。

进一步地，所述延时模块由多级反相器构成，所述延时模块输出端的时钟输出信号反相于输入端的时钟输入信号，并且时钟输出信号延时不少于5ns。

进一步地，所述延时模块包括第二反相器、第三反相器、第四反相器、第五反相器、第六反相器、第七反相器、第八反相器、第九反相器、第十反相器、第十一反相器、第十二反相器，其中第二反相器的输入端连接到时钟输入信号，输出端连接到第三内部连线；第三反相器的输入端连接到第三内部连线，输出端连接到第四内部连线；第四反相器的输入端连接到第四内部连线，输出端连接到第五内部连线；第五反相器的输入端连接到第五内部连线，输出端连接到第六内部连线；第六反相器的输入端连接到第六内部连线，输出端连接到第七内部连线；第七反相器的输入端连接到第七内部连线，输出端连接到第八内部连线；第八反相器的输入端连接到第八内部连线，输出端连接到第九内部连线；第九反相器的输入端连接到第九内部连线，输出端连接到第十内部连线；第十反相器的输入端连接到第十内部连线，输出端连接到第十一内部连线；第十一反相器的输入端连接到第十一内部连线，输出端连接到第十二内部连线；第十二反相器的输入端连接到第十二内部连线，输出端连接到时钟输出信号。

进一步地，所述基准模块包括第二NMOS管和电流源，其中所述第二NMOS管漏接基准电压、栅接基准电压、源接地、衬底接地，所述电流源一端接电源、一端接基准电压。

由于采用以上技术方案，本实用新型通过基准模块产生一个低于电源电压的基准电，作为采样电路中控制传输门中NMOS管的高电平。通过时钟相位的控制和电容的特性，产生一个比电路的地要低负电压，其值为VREF-VDD，作为控制输入传输门中NMOS的低电平，从而保证电路在输入未叠加直流偏置的模拟交流信号的情况下仍然可以正常工作。

本实用新型通过采样时钟电路的设计，使高速的模数转换电路可以直接输入零直流偏置交流信号。减少了电路应用时的外围器件，降低了应用成本，方便客户的使用。

附图说明