[实用新型]一种基于前馈通道技术的CPLD锁相电路

权利要求书

1.一种基于前馈通道技术的CPLD锁相电路，其特征在于：该电路包括模拟部分和数字部分，所述模拟部分包括一整形电路，所述数字部分包括复杂可编程逻辑器件CPLD和数字信号处理器DSP，所述复杂可编程逻辑器件CPLD分别与整形电路和数字信号处理器DSP相连接。

2.如权利要求1所述的CPLD锁相电路，其特征在于：所述整形电路包括电压比较器芯片，四个电阻R1～R4以及进行反并联的保护二极管D1、D2，所述电阻R1的一端连接50Hz电压，其另一端分别与保护二极管D1和D2的一端以及电压比较器芯片的负输入端相连接，所述保护二极管D1、D2的另一端连接基准电压VREF，所述电压比较器芯片的正输入端连接电阻R2和R3的一端，电阻R2的另一端连接基准电压VREF，电阻R3的另一端连接电压比较器芯片的输出端，电阻R4的一端连接电压比较器芯片的输出端，另一端连接直流电源Vcc。

3.如权利要求2所述的CPLD锁相电路，其特征在于：所述电压比较器芯片选用型号为LM311的芯片。

4.如权利要求1所述的CPLD锁相电路，其特征在于：所述复杂可编程逻辑器件CPLD包括21位计数器、13位可预置计数器、分频器、预置锁存器、频率锁存器和相位锁存器，该CPLD接收由电压比较器芯片经过整形后输出的50Hz方波信号，该方波信号的下降沿将21位计数器的数值锁存到频率锁存器中，并清除21位计数器；60MHz频率对21为计数器和13位可预置减法计数器进行计数，13位可预置减法计数器计数为零时输出负脉冲作为电能质量系统的采样脉冲，其下降沿将DSP锁存到预置锁存器的数值锁存到13位可预置减法计数器计数，13位可预置减法计数器计数的输出触发分频器，分频器输出50Hz数字锁相信号，该数字锁相信号的下降沿将21位计数器的数值锁存到相位锁存器中。

5.如权利要求1或4所述的CPLD锁相电路，其特征在于：所述复杂可编程逻辑器件CPLD选用型号为EPM3512的CPLD。

6.如权利要求1所述的CPLD锁相电路，其特征在于：所述数字信号处理器DSP选用型号为TMS320VC33的DSP。