[实用新型]用于音频Σ-Δ模数转换器的数字滤波装置及模数转换器

说明书

技术领域

本实用新型涉及数字信号处理，更具体地说，涉及一种用于音频Σ-Δ模数转换器的数字滤波装置。

背景技术

典型的Σ-Δ ADC（即Σ-Δ模数转换器）包含一个Σ-Δ调制器和一个抽取数字滤波器。图1为调制器的结构示意图。抽取数字滤波器是Σ-ΔADC的关键部分，其目的是从该数据流中提取出有用的信息，并将数据速率降低到可用的水平。在Σ-ΔADC中，经过调制器（modulator）后，数据的量化噪声的总功率并没有减小，只是分布改变了，由原来在整个频谱中均匀分布，变为集中在高频段。由于sigma-delta ADC采用了over-sample技术，采样率远高于奈奎斯特（Nyquiste）频率，因此需要进行降采样（down sample）以便降低数据速率，这个过程中，高频分量可能导致混叠（alising），使信噪比下降，因此需要使用抽取滤波器的滤除带外噪声，减小混叠的发生，使降采样后的信号有较高的信噪比，同时去掉多余的数据、降低数据速率，方便后级进行处理。

由于带宽被输出数字滤波器降低，输出数据速率可低于原始采样速率，但仍满足Nyquist定律。这可通过保留某些采样而丢弃其余采样来实现，这个过程就是所谓的按M因子抽取。M因子为抽取比例，可以是任何整数值。在选择抽取因子时应该使输出数据速率高于两倍的信号带宽。这样，如果以fs的频率对输入信号采样，滤波后的输出数据速率可降低至fs /M，而不会丢失任何信息。

在高性能音频Σ-ΔADC中，要求滤波器在整个声音频带内具有非常平坦的特性，以便实现高保真度音频回放，而常用的CIC滤波器的通带纹波、通带截止频率和阻带截止频率等不能任意控制，因此会给设计带来不便，需要使用FIR滤波器，滤波之后进行抽取操作。图2是传统的使用FIR滤波器加抽取结构实现抽取滤波器框图，图中每块ROM都保存了所有的滤波器系数，累加器的工作频率与调制器输出的比特速率相同，工作时每相隔32个输入比特启动一个累加器进行累加，数据选择器的切换间隔也是32个输入比特的时间。

由于每块ROM都保存了全部的滤波器系数，而且为了获得好的滤波效果，滤波器系数位宽都比较大，因此ROM的容量往往很大。以音频Σ-ΔADC的滤波器为了，典型阶数为1024，滤波器系数位宽为20bit，那么每块滤波器系数ROM的容量为1024*20bit，即20k比特，那么32块ROM的总容量为640k比特，占用了大量的硅片面积，生产成本很高。

为了满足高性能要求，FIR滤波器的阶数是非常大的，例如音频Σ-ΔADC的滤波器的通带纹波要求小于±0.001dB，满足这样的要求需要使用1024阶的FIR滤波器，可能需要消耗大量的资源，占用很大的硅片面积，导致产品成本过高，影响竞争力。

实用新型内容

本实用新型要解决的技术问题在于，针对现有技术的上述占用硅片面积较大的缺陷，提供一种占用硅片面积较小的一种用于音频Σ-Δ模数转换器的数字滤波装置。

本实用新型解决其技术问题所采用的技术方案是：构造一种用于音频Σ-Δ模数转换器的数字滤波装置，包括：多个存储单元、多个多路器、控制单元、多个逻辑运算单元和多个累加器；其中，所述多个存储单元分别设置在不同位置，所述多个存储单元分别存储有所述数字滤波器的滤波系数，所述多个存储单元分别与所述多个多路器连接；所述多个多路器分别在所述控制单元的控制下择一输出所述滤波系数到所述多个逻辑运算单元，所述多个逻辑运算单元分别将输入的滤波系数与所述Σ-Δ模数转换器输出的数据运算后分别输出到所述多个累加器。

在本实用新型所述的用于音频Σ-Δ模数转换器的数字滤波装置中，所述多个存储单元的输出分别连接到所述每个多路器输入端。

在本实用新型所述的用于音频Σ-Δ模数转换器的数字滤波装置中，所述累加器数量为所述数字滤波器阶数除以所述数字滤波器的降采样率。

在本实用新型所述的用于音频Σ-Δ模数转换器的数字滤波装置中，所述多路器数量为数字滤波器阶数除以数字滤波器的降采样率，所述存储单元为分布在不同位置的ROM块，所述每个ROM块的深度等于降采样率。

在本实用新型所述的用于音频Σ-Δ模数转换器的数字滤波装置中，所述多路器和所述逻辑运算单元一一对应，所述逻辑运算单元为与门。

在本实用新型所述的用于音频Σ-Δ模数转换器的数字滤波装置中，所述控制单元包括用于记录由所述调制器输入的比特编号的分频器、依据所述比特编号产生所述比特对应的滤波系数的存储地址的地址产生电路和依据所述地址控制所述多个多路器选择输出的滤波系数的多路器控制单元。