[实用新型]一种光纤纵差保护装置有效
| 申请号: | 201020643661.3 | 申请日: | 2010-12-06 | 
| 公开(公告)号: | CN201868845U | 公开(公告)日: | 2011-06-15 | 
| 发明(设计)人: | 王成修 | 申请(专利权)人: | 上海申瑞电力科技股份有限公司 | 
| 主分类号: | H02H3/26 | 分类号: | H02H3/26;H04B10/12 | 
| 代理公司: | 上海申汇专利代理有限公司 31001 | 代理人: | 林炜 | 
| 地址: | 200233 上海市徐*** | 国省代码: | 上海;31 | 
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| 摘要: | |||
| 搜索关键词: | 一种 光纤 保护装置 | ||
技术领域
本实用新型涉及通信技术,特别是涉及一种光纤纵差保护装置的技术。
背景技术
继电保护是电力系统安全稳定运行的重要保障,而光纤通信技术的发展使得光纤在继电保护中得到越来越广泛的应用,以光纤为媒质的电流纵差保护因有其他保护形式无法比拟的各种优点正受到越来越多的关注和推广应用。
电力系统的光纤纵差保护是由处于不同位置的两台保护装置通过光纤通信交互数据,并实现采样的同步来实现纵差保护的,两台保护装置之间必须采用同步通信,且双方可以方便的在数据流中提取同步时间信息。
如图2所示,现有光纤纵差保护装置都由CPU(中央处理器)、同步串行芯片、FPGA(可编程逻辑门阵列)组成,在FPGA中内置有信号调制模块和信号解调模块,信号调制模块的输出端及信号解调模块的输入端经接口转换电路连接到光纤传输通道,利用同步串行芯片来实现数据的收发及编解码,利用FPGA对串行数据进行信号调制和解调使其适合光纤传输。现有光纤纵差保护装置采用的同步串行芯片加FPGA的方式具有硬件成本高的缺陷,而且同步串行芯片是根据HDLC协议对数据进行编码的,在编码时需要利用HDLC协议的开旗标和关旗标实现帧头和帧尾的定位,由于其开旗标和关旗标的格式均为“01111110”,为保证开旗标、关旗标的唯一性,因此在数据编码时除开、关旗标外的其他数据中每遇到5个连续的“1”就自动插入一个“0”,在数据解码时除开、关旗标外的其他数据中每遇到5个连续“1”就自动删除一个“0”,但是由于传输的数据是实时变化的,使得在数据帧中插入“0”的个数也是在变化的,进而使得采用这种编码方法的数据帧长度也是不确定的,使得每帧数据传输所需的时间也不一样,因此在数据帧传输时必须先进行帧头识别实现同步,然后再延时读取数据,其软件处理过程比较复杂,软件设计比较麻烦。
实用新型内容
针对上述现有技术中存在的缺陷,本实用新型所要解决的技术问题是提供一种硬件成本低,软件设计简单的光纤纵差保护装置。
为了解决上述技术问题,本实用新型所提供的一种光纤纵差保护装置,包括CPU和FPGA,所述CPU设有并行通信口,所述FPGA中内置有用于将串行信号调制为光纤信号的信号调制模块,及用于将光纤信号解调为串行信号的信号解调模块,所述信号调制模块的输出端及信号解调模块的输入端各经接口转换电路连接到光纤传输通道,其特征在于:所述FPGA中还内置有发送FIFO模块、接收FIFO模块、数据帧编码模块、数据帧解码模块、并串转换模块、串并转换模块;
所述发送FIFO模块的输入端和接收FIFO模块的输出端分别连接到CPU的并行通信口;
所述发送FIFO模块的输出端依次连接数据帧编码模块、并串转换模块到信号调制模块的输入端;
所述信号解调模块的输出端依次连接串并转换模块、数据帧解码模块到接收FIFO模块的输入端。
本实用新型提供的光纤纵差保护装置,使用单一FPGA替代了原有的同步串口芯片加FPGA的组合,能节约硬件成本,而且采用了10个“0”作为帧头,采用了1个“1”作为字节之间的界标志,并在检验码至数据包尾部之间的空位中填充全“1”作为空闲码,因此无论发送的数据内容是什么,总能保证帧头的唯一性,且对于一个特定的应用来讲,其发送的数据量是一定的,因此整个数据帧的长度及传输时间也是固定的,接收端可以将整个数据帧接收完成以后再申请CPU的读取操作,能简化软件设计。
附图说明
图1是本实用新型实施例的光纤纵差保护装置的结构框图;
图2是现有光纤纵差保护装置的结构框图。
具体实施方式
以下结合附图说明对本实用新型的实施例作进一步详细描述,但本实施例并不用于限制本实用新型,凡是采用本实用新型的相似结构及其相似变化,均应列入本实用新型的保护范围。
如图1所示,本实用新型实施例所提供的一种光纤纵差保护装置,包括CPU(中央处理器)和FPGA(可编程逻辑门阵列),所述CPU设有并行通信口,所述FPGA中内置有用于将串行信号调制为光纤信号的信号调制模块,及用于将光纤信号解调为串行信号的信号解调模块,所述信号调制模块的输出端及信号解调模块的输入端各经接口转换电路连接到光纤传输通道,其特征在于:所述FPGA中还内置有发送FIFO(先进先出)模块、接收FIFO(先进先出)模块、数据帧编码模块、数据帧解码模块、并串转换模块、串并转换模块;
所述发送FIFO模块的输入端和接收FIFO模块的输出端分别连接到CPU的并行通信口;
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