[实用新型]一种带自诊断模式的高速光接收和发送装置有效
| 申请号: | 201020617481.8 | 申请日: | 2010-11-22 |
| 公开(公告)号: | CN201898513U | 公开(公告)日: | 2011-07-13 |
| 发明(设计)人: | 谌任 | 申请(专利权)人: | 中兴通讯股份有限公司 |
| 主分类号: | H04B10/14 | 分类号: | H04B10/14;H04B10/08;H04L1/00 |
| 代理公司: | 工业和信息化部电子专利中心 11010 | 代理人: | 郭禾 |
| 地址: | 518057 广东省深圳市南山*** | 国省代码: | 广东;44 |
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| 摘要: | |||
| 搜索关键词: | 一种 诊断 模式 高速 接收 发送 装置 | ||
技术领域
本实用新型涉及光传输通信领域,特别涉及一种带自诊断模式的高速光接收和发送装置。
背景技术
100Gb/s线路侧光收发器处理高速信号数据的发送和相干接收,在线路侧发送端,需要对信号进行FEC(Forward Error Correction,前向纠错)编码、DP(DualPolarization,双偏振)-QPSK(Quadriphase-shift Keying,正交相移键控)调制预处理、10到4映射、电到光的转换,在线路侧接收端,需要对信号进行光到电的转换、ADC(Analog-to-Digital Converter,模数转换器)采样、解调信号处理、FEC解码,以达到超长距离的无误码传送。
OIF(Optical Internetworking Forum,光互联论坛)标准组织基于100G愿景提出了线路侧光收发器的系统参考模型,如图1所示。FEC编码101,设置在发射端,用于增加冗余信息对信号进行前向纠错编码;DP-QPSK预处理单元102,用于对FEC编码的数据进行处理,使之满足DP-QPSK调制的要求;10到4映射103,用于将10路数据按照一定规则映射到4路数据;电到光转换104,用于对映射后的4路数据分为2组,分别对每组中的2路信号做DP-QPSK光调制,形成两个正交偏振光,将两个偏振光合成后即可发射;光到电转换105,用于在光信号进入后,可分离成两个偏振光,利用光混频器将每个偏振光分解成两路I/Q信号,进一步利用平衡光电检测器进行光信号到电信号的转换;ADC采样106,用于利用4路ADC对4路模拟信号进行抽样和量化处理,完成模拟/数字变换;解调信号处理107,用于利用算法处理对光纤链路的线性串扰,例如CD(Chromatic dispersion色度色散)、PMD(PolarizationMode Dispersion偏振模色散)、光滤波等带来的串扰等,以及相偏、频偏进行补偿;FEC解码108,用于对解调信号处理后的软信息或者判决后的硬信息进行纠错解码。
由于光收发器处理的信号速率达到甚至超过100Gb/s,导致光收发器实现难度很大,难度主要体现在编解码以及解调信号处理功能实现的逻辑规模巨大、海量的接口速率,高速ADC的设计和集成。如此高难度的光收发器在设计开发、生产试用、实际现场应用时如何高效方便地测试,出现问题时如何快速自我诊断故障,是目前高速率光收发器产品化过程中亟待解决的问题。
发明内容
本实用新型的目的在于,提供一种带自诊断模式的高速光接收装置。
本实用新型的另一目的在于,提供一种带自诊断模式的高速光发送装置。
本实用新型的带自诊断模式的高速光发送装置,可扩展的串化/解串化器帧接口SFI-S接收接口、前向纠错FEC编码器和双偏振-正交相移键控DP-QPSK预处理单元顺序连接,其中,在所述SFI-S接收接口与前向纠错FEC编码器之间设置有多路选择器,该多路选择器的输入端连接有带定位帧头的伪随机二进制序列PRBS发生器。
其中,进一步包括随机存取存储器RAM和激励发送电路,该随机存取存储器RAM和激励发送电路顺序连接至设置在SFI-S接收接口与前向纠错FEC编码器之间的多路选择器的输入端;并且,在FEC编码器与所述DP-QPSK预处理单元之间设置有多路选择器,该多路选择器的输出端顺序连接有结果采集模块和随机存储器RAM。
其中,在FEC编码器与所述DP-QPSK预处理单元之间设置有多路选择器,该多路选择器的输入端连接有伪随机二进制序列PRBS发生器。
本实用新型的带自诊断模式的高速光接收装置,模数转换器采样ADC单元、解调信号处理单元、前向纠错FEC解码器和可扩展的串化/解串化器帧接口SFI-S发送接口顺序连接,其中,在所述SFI-S发送接口与前向纠错FEC解码器之间设置有相应的多路选择器,该相应的多路选择器的输出端连接有带定位帧头的伪随机二进制序列PRBS接收器。
其中,在ADC与解调信号处理单元之间进一步设置有多路选择器,并进一步包括随机存取存储器RAM和激励发送电路,该随机存取存储器RAM和激励发送电路顺序连接至设置在所述ADC与解调信号处理单元之间的多路选择器的输入端;并且,在解调信号处理单元与FEC解码器之间进一步设置有多路选择器,该多路选择器的输出端顺序连接有结果收集单元和随机存取存储器RAM。
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