[实用新型]一种基于PXI总线的数字测试模块

权利要求书

1.一种基于PXI总线的数字测试模块，其特征在于：包括实现与PXI总线可靠通讯的PXI接口电路、EEPROM、FPGA功能电路部分、DDS模块、数据输入SRAM、输入输出控制SRAM、数据输出SRAM、输出驱动器、输入驱动器、信号连接器;

PXI接口电路利用PCI9030芯片构造PXI接口,负责把PXI总线上的数据和命令传送到模块的FPGA功能电路，并且把模块中的数据和对处理器的请求传送到PXI总线；PXI总线的地址总线、数据总线、控制总线经过 PCI9030之后，简化为简单的本地控制逻辑输出本地地址总线、数据总线、控制总线和FPGA功能电路进行通讯；

EEPROM用于存储PXI接口电路的初始化信息，并在系统复位后为PXI接口电路装入初始化信息，初始化PXI接口电路的配置寄存器；

PXI背板触发总线和PXI星型触发线传送到FPGA功能电路;

FPGA功能电路部分包括总线接口控制单元、中央译码控制单元、地址产生单元、时钟选择单元、ZBT RAM控制单元、多模块同步控制单元、触发控制单元；

DDS模块接收FPGA功能电路提供的数据与参考时钟，为系统工作提供可调节的输出时钟；

数据输入SRAM、输入输出控制SRAM、数据输出SRAM完成输入数据、输出数据、位控数据的存储与收发；三片SRAM的时钟控制线、数据线、地址线都是由FPGA功能电路部分里的ZBT RAM控制单元产生；

输出驱动器和输入驱动器，用于确保激励输出有较大的驱动电流和激励响应之间的高速切换；

信号连接器用于信号的输入输出；

控制软件在主控计算机上运行，测试数据和位控数据在计算机上编辑或由波形生成工具生成；数据通过PXI总线经过PXI接口电路传送给FPGA功能电路，然后存入数据输出SRAM和数据输入输出控制SRAM中；使用者确定的数据发送速率、数据长度、数据内容和输出起始位置、触发方式的控制命令通过PXI总线发送到数字测试模块；最后数据输入SRAM、输入输出控制SRAM、数据输出SRAM在同一个时钟节拍下协同工作，数据经过输出驱动器和信号连接器发到指定的数字电路中，与此同时采集响应数据经过输入驱动器储存在数据输入SRAM中；测试完毕后把数据输入SRAM中的数据上传到上位机上。

2.根据权利要求1所述的一种基于PXI总线的数字测试模块，其特征在于：所述的总线接口控制单元接收PXI总线的地址线、数据线、控制线实现用户接口逻辑，包括地址/数据信号、I/O读写信号以及等待周期产生逻辑和总线控制逻辑；

中央译码控制单元用于接收由总线接口控制单元中发送的片选信号、写信号、读信号、地址信号和数据信号，根据这些信号产生各个功能寄存器的读写控制信号，进而控制地址产生单元、时钟选择单元、ZBT RAM控制单元；

地址产生单元接收中央译码控制单元的读写控制信号，为ZBT RAM控制单元提供地址,

地址产生单元支持置数、清零、跳转功能，从而使数字测试模块具备从任意初始地址输入输出数据，循环工作输入输出数据，指定长度输入输出数据的功能;

时钟选择单元用于确保数字测试模块以机动的方式输出数据；

ZBT RAM控制单元内部包括接口信号传输模块、 流水线延时控制模块、 地址数据输出模块、 数据存储模块；在这四个功能模块中．起到控制作用的是流水线延时控制模块和数据存储模块；流水线延时控制模块将输入数据延迟了2个时钟周期，同时也将读写控制信号延时两个时钟周期以与延时后的输入数据同步；延时后的读写控制信号将提供给数据存储模块进行数据读写的双向控制；ZBT RAM控制单元接收地址产生单元提供的地址信号、时钟选择单元提供的时钟信号、触发控制单元提供的触发信号经过接口信号传输模块、 流水线延时控制模块、 地址数据输出模块、 数据存储模块的处理形成符合SRAM 工作时序的控制信号，控制SRAM芯片工作；

多模块同步控制单元用于在多个PXI 总线数字测试模块组成一个数字测试子系统时，在FPGA内部实现多通道扩展、同步工作、实时采集的功能；

触发控制单元是把触发信号传到ZBT RAM控制单元进而控制SRAM的触发操作。

3. 根据权利要求1所述的一种基于PXI总线的数字测试模块，其特征在于：设有和输入数据同步的外时钟、PXI底板同步时钟、DDS可控时钟、和输出数据同步的一个可供被测电路使用的输出同步时钟。