[实用新型]3D多米诺集成电路时钟网络

说明书

技术领域

本实用新型涉及一种时钟网络，具体来说是一种基于3D结构集成电路的多米诺电路时钟网络，属于集成电路应用领域。

背景技术

多米诺电路以其速度快、面积小的优良特性，被广泛应用于处理器的关键路径部分和存储器中，是高性能处理器和存储器最主流的动态逻辑电路。标准的多米诺电路是CMOS电路的一个重要分支，它是由一组NMOS管构成的动态逻辑块串上一个输出静态反相器构成，如图1所示。电路的工作原理如下：当时钟信号CLK＝0时，为电路的预充阶段，此时预充PMOS管P1处于导通状态，动态结点被预充至高电平V_dd，与其串接的输出静态反相器的输出为低电平；当CLK＝1时，为电路的求值阶段，这时P1截止，动态结点视NMOS下拉网络(PDN)的输入信号有条件地放电：如果NMOS管逻辑块存在从动态结点到地的直流通路，那么动态结点对地放电至低电平，输出端上升为高电平；否则动态结点将借助于保持管P2保持高电平值V_dd，直到下一周期。

多米诺电路设计中，各级多米诺门存在延迟，为了保证逻辑的正确性，通常应用后置时钟技术，通过使用自定时的后置时钟树作多米诺电路的预充和求值时钟。后置时钟总是在多米诺门的数据输入建立后到达，从而保证了逻辑的正确性。后置时钟多米诺电路不仅可以提供倒相和非倒相的输出信号，而且后置了的时钟可以减少在预充阶段多米诺电路的功耗和噪声。

如图2所示，多米诺电路中每个后置时钟多米诺门包括一个多米诺单元和一个延迟单元。时钟的延迟单元决定了下一个门的开始工作时间，这样，延迟单元的延迟时间总是大于多米诺门的最差的延迟时间。后置时钟多米诺电路中每一级门将采用各自的时钟信号。这些时钟信号将随着数据计算一起在模块中像波纹一样传播。这样，一半的时钟用于多米诺门预充，另一半的时钟用于门的求值。因此，延迟单元总是在关键路径，而且它阻止了由非单向跳变的输入信号转换所引起的数据在多米诺门求值阶段的扰动。

延迟单元的延迟匹配了相应多米诺电路的四部分延迟：门的固有延迟、输出结点的线延迟、门的扇出负载延迟和余量。其中固有延迟为相应门的最差下拉网络求值期间的延迟，余量的引入用于匹配所在门的建立时间和延迟单元与下一级门之间在生产中的工艺、电压和温度的差异，以及由于输出线、扇出负载和耦合寄生引起的信号的延迟的差异。

所以传统的多米诺电路的时钟网络，由于应用了后置时钟技术，从而引入了额外的延迟单元，增加了电路设计的复杂度，而延迟单元本身增加了版图面积，消耗了额外的功耗，影响了多米诺电路的综合性能。

3D集成电路，采用有源层(器件层)逐次叠加的结构，即充分利用集成电路的空间，使它向3D的方向发展，减小了芯片面积，提高了芯片集成度，改善深亚微米集成电路的性能，满足了集成电路低成本，高性能的发展趋势。

如图3所示，3D集成电路，是通过硅通孔工艺实现的，硅通孔不仅需要穿透组成叠层电路的各种材料，还需要穿透很厚的硅衬底。硅通孔作为新一代封装技术，是通过在芯片和芯片之间，晶圆和晶圆之间制造垂直导通，实现芯片之间互连的最新技术。

但是，由于硅通孔一般为金属铜，应用中其必须穿过有源层(器件层)和较厚的衬底，必然带来一定的信号传输延迟，尤其在某些高频电路中，这一延迟会对电路性能产生极大影响，这也成为3D集成电路广泛应用的制约因素之一。

发明内容

本实用新型的目的是利用3D集成电路中，硅通孔的延迟作为多米诺电路时钟网络中的延迟单元，实现后延时钟技术，克服了3D集成电路应用中的制约因素，并节约了版图面积，减低了电路的功耗，提高了电路的性能。

标准的多米诺电路，包括输入信号端，输出信号端，时钟信号端，预充管，保持管，时钟管，输出静态反相器和下拉网络。多米诺电路中，所有PMOS管的衬底接电源电压，所有NMOS管的衬底接地电压。

标准多米诺电路的时钟信号端与3D多米诺集成电路的时钟网络相连，硅通孔的一端连接上一级的多米诺电路的时钟端，硅通孔的另一端连接下一级的多米诺电路的时钟端，硅通孔本身作为延迟单元，实现了后延时钟技术。所以，时钟端级联在一起的多米诺电路每一级一定至于不同的晶圆层，时钟通过硅通孔互联在一起。

另外，上述的3D多米诺集成电路的时钟网络中，个别结点可以加入驱动器，以增加时钟网络的驱动能力，这样时钟信号在传播的同时也被整形，这使得时钟波形在任何逻辑中都不会衰减，从而确保了正确的操作，但这会增加电路的功耗和版图面积。