[实用新型]时序纠错系统

权利要求书

1.一种时序纠错系统，用于高速串行数据传输系统中的发送端，其特征在于：所述时序纠错系统包括一接收一并行数据的数据通路、一接收一时钟信号的延迟可调的时钟通路、一与所述数据通路及所述延迟可调的时钟通路相连并将所述并行数据转换为一串行数据的串化单元、一用于将所述串行数据转换为一电流信号或一电压信号并输出的驱动单元及一计数与判决单元，所述计数与判决单元计算所述串行数据上升沿或下降沿的数目，并发送一用于调节所述时钟信号延迟时间的调节信号至所述延迟可调的时钟通路来控制所述串化单元的时序。

2.如权利要求1所述的时序纠错系统，其特征在于：所述串化单元采用半速时钟将所述并行数据转换为所述串行数据，即时钟周期为数据位宽的一半。

3.如权利要求1所述的时序纠错系统，其特征在于：所述调节信号通过控制所述时钟信号延迟时间使所述串行数据上升沿或下降沿的数目与一预先设定的正确数目相同，所述串化单元的时序达到最优值。

4.如权利要求1所述的时序纠错系统，其特征在于：所述并行数据通过所述数据通路传送至所述串化单元，所述时钟信号通过所述延迟可调的时钟通路传送至所述串化单元。

5.如权利要求4所述的时序纠错系统，其特征在于：所述串化单元将所述并行数据转换为所述串行数据后，将所述串行数据传送至所述驱动单元及所述计数与判决单元。