[实用新型]用于锁相环的片内集成环路滤波器

说明书

技术领域：

本实用新型涉及一种用于锁相环的片内集成环路滤波器。

背景技术：

在图1锁相环(PLL)中，相位/频率鉴别器(PFD)输入的信号分别是参考时钟和除法器输出的时钟，PFD通过对两个信号的频率和相位进行比较，产生误差信号UP和DN，误差信号通过电荷泵和环路滤波器就可以生成用来控制压控震荡器(VCO)输出频率的直流控制电压VCTRL。这是一个自动反馈系统，当这一反馈系统锁定时，REF_CKL＝DIV_CKL＝OUT_CKL/M，也就实现了通过一个低频信号产生一个高频信号的目的。作为PLL系统中一个非常关键的组成部分，环路滤波器的设计至关重要。传统经典的PLL设计一般采用二阶无源环路滤波器。如图1所示，二阶无源环路滤波器由一个电阻和两个电容组成。由于环路滤波器上的电容Cz数值较大，如果在片内集成，会占芯片很大的面积，因此在传统的PLL设计中，环路滤波器通常是在片外实现，这种方式虽然可以减小芯片面积，但却会增加系统板上的元器件数目和成本。包括环路滤波器在内的片上集成射频锁相环(PLL)可以有效地减少外围使用的元器件数目并降低成本，因此已经成为目前锁相环(PLL)设计的必然要求。在将环路滤波器片上集成的同时，如何有效地控制芯片面积就成了设计者必然要面对的设计难题。

发明内容：

为了解决上述技术问题，本实用新型提供了一种用于锁相环的片内集成环路滤波器。

本实用新型解决其技术问题所采用的技术方案是：一种用于锁相环的片内集成环路滤波器，设有第一电流泵和第二电流泵，所述第一电流泵和第二电流泵之间依次串联电阻、增益放大器，所述增益放大器的正输入端分别与第二电流泵和一零点电容的正极连接，所述第一电流泵和电阻的连接点上还与一极点电容的正极相接。

本实用新型结构简单，便于实施，同时在实际实施过程中，只需将两个电流泵的电流值设计成实际所需的倍数，就可以用一个很小的电容来等效地实现很大的电容值，这样既实现了环路滤波器的片内集成，又有效的减小了芯片的面积。

附图说明：

图1为传统锁相环电路图。

图2为传统环路滤波器。

图3为双环路滤波器。

图4为本实用新型的结构示意图。

图中：1、第一电流泵；2、第二电流泵；3、电阻；4、增益放大器；5、零点电容；6、极点电容。

具体实施方式：

下面结合附图和实施例对本实用新型进一步说明。

结合图2所示，其为传统环路滤波器，其传输特性为：

VC=ICP(1+sRZCZ)s(sRZCZCP+CZ+CP)---(1)]]>

由此可见其零点为：