[实用新型]现场可编程门阵列以及接收和发送多路FE数据的装置

说明书

技术领域

本实用新型涉及一种完成多路FE(快速以太网)数据接收和发送的装置，特别是涉及一种由FPGA(现场可编程门阵列)和FE接口构成的多路FE数据接收和发送的装置。

背景技术

现有的FE数据的接收和发送的电路装置很多，为了实现多路FE(快速以太网)数据的接收和发送，这些装置大多利用SMII(串行媒介独立接口)来完成装置和FE的PHY(物理层设备)的连接，大部分情况下这些装置都要完成从SMII时钟域到内部其他时钟域的跨时钟域数据的转换，如图1所示的现有技术中的多路数据发送装置，其中该装置包括一FPGA1以及一SMII接口2，其中该FPGA内依次电连接的一发送模块11和一系列异步FIFO13进一步与一SMII接口2电连接。对于接收端，每一路FE都要先接收数据，然后利用至少一个异步FIFO13来实现跨时钟域的转换；如图2所示的现有技术中的多路数据接收装置，其中该装置包括一FPGA1以及一SMII接口2，其中该FPGA内依次电连接的一接收模块12和一系列异步FIFO13进一步与一SMII接口2电连接。对于发送端，每一路FE都要先利用至少一个异步FIFO13来实现跨时钟域的转换，然后发送数据。因此，对于n路FE，则要用到2n路异步FIFO和2n套跨时钟域处理逻辑。

目前的这些技术，每一路FE都需要至少两个异步FIFO来完成跨时钟域的处理，随着现有技术制作的装置中FE的数目越来越多，装置对异步FIFO资源的需求也越来越多，从而使得装置中存在大量的跨时钟域处理，因而提高了验证难度，增加了设计风险和硬件成本。

实用新型内容

本实用新型为了克服现有的多路FE数据的接收和发送的电路装置中，使用大量异步FIFO资源，从而使得多路FE数据的接收和发送的装置中存在太多的跨时钟域处理的缺陷，提供了一种FPGA以及接收和发送多路FE数据的装置。

本实用新型是通过下述技术方案来解决上述技术问题的：

一种FPGA，其包含一发送单元与一接收单元，其特点在于，该发送单元包括依次电连接的一发送模块、一第一数据合并模块、一第一异步FIFO以及一第一数据拆分模块；该接收单元包括依次电连接的一接收模块、一第二数据拆分模块、第二异步FIFO以及一第二数据合并模块。

较佳地，该FPGA还包括一MCU，该发送单元与接收单元分别与该MCU电连接。

较佳地，该异步FIFO的位宽大于等于所述第一数据合并模块或第二数据合并模块的输出端的数据位宽。

较佳地，该异步FIFO的位宽小于等于所述第一数据拆分模块或第二数据拆分模块的输入端的数据位宽。

本发明的另一技术方案为：一种接收和发送多路FE数据的装置，其特点在于，其包括所述的FPGA以及一FE接口，所述的第二数据合并模块和第一数据拆分模块分别与该FE接口连接。

较佳地，该FPGA的接收和发送时钟速度大于或等于该FE接口的时钟速度。

较佳地，该FE接口为SMII接口。

这样，处理多路FE数据的发送和接收，只需要两个异步FIFO和两套异步处理逻辑。

本实用新型的有益效果是，减少了数据的发送和接收过程中使用的异步FIFO资源的数量，多路FE数据的接收和发送只使用两个异步FIFO，从而有效的减少了跨时钟域的逻辑处理，即多路FE数据的接收和发送只需要两套跨时钟域处理逻辑。因而减小了验证难度，降低了设计风险和硬件成本。

附图说明

图1为现有技术中的多路数据发送装置示意图。

图2为现有技术中的多路数据接收装置示意图。

图3为本实用新型的FPGA以及多路数据发送装置示意图。

图4为本实用新型的FPGA以及多路数据接收装置示意图。

图5为本实用新型多路数据发送过程中合并数据的数据结构示意图。

图6为本实用新型多路数据接收过程中合并数据的数据结构示意图。

具体实施方式

下面结合附图给出本实用新型较佳实施例，以详细说明本实用新型的技术方案。

在本实用新型的发送和接收多路FE数据的装置的一个实施例中，数据发送装置如图3所示，包括一FPGA1和一与PHY(物理层设备)芯片连接的SMII接口2，其中该FPGA1的发送单元包括一发送模块11、一异步FIFO13a、一数据合并模块14a和一数据拆分模块15a。