[实用新型]沟槽型肖特基势垒整流器

说明书

技术领域

本实用新型涉及一种肖特基势垒整流器，尤其是一种沟槽型肖特基势垒整流器。

背景技术

整流器通常需要对于正向电流表现为低阻状态，而对于反向电流时表现为高阻状态，从而确保整流器在正向导通工作时尽可能的降低功耗损失，在反向耐压时尽可能的减小漏电流。肖特基势垒区别于PN结，是利用横穿金属与半导体结间接触面的单极性载流子来传输电流的；选取不同的金属或不同的半导体会获得相应不同的势垒高度，其特性是能以较低损耗流过较大的正向电流，因此广泛的用于整流器。

肖特基势垒半导体器件正向导通电流的能力取决于正向导通压降的大小，正向导通压降主要由金属与半导体结间的正向压降、半导体区域的电阻以及半导体基板与其背面阴极金属间的接触电阻共同决定。在选定金属及半导体种类后，就需要通过尽可能的降低半导体区域电阻及半导体基板与其背面阴极金属的接触电阻来降低正向导通压降，半导体基板与其背面阴极金属通常为欧姆接触，电阻较小，因而通过增加半导体层的杂质浓度，减小其厚度就能有效的降低半导体区域的电阻，从而降低肖特基势垒半导体器件的正向导通压降。

然而，为了提高肖特基势垒半导体器件的反向耐压，减小反向漏电流，又需要减小半导体层的杂质浓度，增加其厚度。

如上所述，肖特基势垒半导体器件的正向导通压降和反向漏电流存在互为折中的关系。专利ZL02811144.3中公开了一种沟槽型肖特基整流器结构，改进了这种的折中关系。如专利ZL02811144.3附图3所示肖特基整流器结构，在具有两个相对主面的半导体基板中，其上部为低掺杂浓度的第一导电类型漂移区，其上表面为第一主面，所述半导体基板的下部为高掺杂浓度的第一导电类型衬底层，其下表面为第二主面，一个或多个沟槽由所述第一表面延伸进入所述第一导电类型漂移区并由此限定出一个或多个台面部；所述沟槽内表面生长有绝缘层，所述沟槽内填充有第一电极，所述沟槽和台面部上面覆盖有第一金属层，第一金属层与所述第一电极欧姆接触，同时与所述台面部的表面肖特基接触，形成一定高度的肖特基势垒，第一金属层成为肖特基势垒半导体器件的阳极，在所述第二主面表面覆盖有第二金属层，并与第二主面形成欧姆接触，第二金属层成为肖特基势垒半导体的阴极。由于第一导电类型漂移区内设置沟槽，当肖特基势垒半导体器件施加反向电压时，相邻沟槽间存在电荷耦合效应，最大电场强度的位置由普通平面肖特基结构中的表面肖特基结处下移至沟槽底部附近。肖特基结处电场强度的降低，使得反向漏电流比普通平面肖特基势垒半导体器件显著减小。

然而，如专利ZL02811144.3所公开的结构，由于采用沟槽结构，且沟槽深度延伸至轻掺杂的漂移区，因此在沟槽底部附近的电场强度会达到峰值，而且沟槽深度的均匀性及沟槽底部的形貌都会对其附近电场产生直接影响；当沟槽加工工艺出现波动时，器件的反向耐压和漏电流就会出现较大波动。因此，专利CN101114670A公开了一种改进型的沟槽肖特基势垒半导体器件，其结构特征是在专利ZL02811144.3所述结构的基础上，将沟槽深度延伸至高掺杂浓度的第一导电类型衬底层，如专利CN101114670A附图1所示。由于沟槽伸入至高掺杂浓度的衬底层，因此当器件施加方向电压时，沟槽底部的耗尽层被高浓度的衬底层所隔断，如专利CN101114670A附图2所示；电场因此不会在此处过于集中增大，从而改善了专利ZL02811144.3中的不利情况。

然而，由于整流器通常需要承受较高反压，因此通常需要选择较厚的漂移区来实现，例如100V的器件，其漂移区厚度通常至少会达到7微米，因此若想沟槽深度深至衬底层，至少沟槽要刻蚀超过7微米深，而为了提高器件集成度，沟槽的宽度又要不能过大，所以较深的深度与较窄的宽度就为沟槽刻蚀工艺带来了较大的实现难度，实际上很多沟槽刻蚀设备能力都会受限于此。

发明内容

本实用新型的目的是克服现有技术中存在的不足，提供一种沟槽型肖特基势垒整流器，其制造成本低廉、降低了肖特基整流器的反向漏电流。

按照本实用新型提供的技术方案，所述沟槽型肖特基势垒整流器，在所述肖特基势垒整流器的截面上，包括具有两个相对主面的半导体基板、位于半导体基板下部的第一导电类型衬底及位于半导体基板上部的第一导电类型漂移区，所述第一导电类型衬底邻接第一导电类型漂移区；所述第一导电类型衬底的表面为半导体基板的第二主面，所述第一导电类型漂移区的表面为半导体基板的第一主面；所述第一导电类型漂移区的掺杂浓度低于第一导电类型衬底的掺杂浓度；其创新在于：