[发明专利]一种多载波级联滤波器的设计方法及设计装置

说明书

技术领域

本发明涉及数字通信领域，具体而言，本发明涉及一种多载波级联滤波器的设计方法及设计装置。

背景技术

在数字通信领域，通常会使用到数字滤波器来提升通信质量。滤波器的设计指标主要包括过渡带宽和旁瓣幅度。滤波器的设计通常希望获得尽量窄的过渡带和较低的旁瓣幅度，然而减小过渡带和抑制旁瓣幅度是不能兼得的，通常是以增加过渡带宽以换取旁瓣的抑制。例如可以通过加窗函数来抑制旁瓣幅度，但与此同时却增加了过渡带宽，为了减小过渡带宽，又需增加滤波器的阶数，因此，要综合考虑技术指标以满足滤波器的要求。如果考虑到插入损耗的影响，通常应适量增加阶数较为适宜。

在移动通信的系统设计时，通常保证基站和终端的滤波器占用带宽是一致的，这里滤波器占用带宽指容纳信号总功率99％的带宽，以达到匹配滤波的良好效果。对于TD-SCDMA(Time Division-Synchronous CodeDivision Multiple Access，时分同步码分多址接入)和WCDMA(WidebandCode Division Multiple Access，宽带码分多址接入)系统收发端RRC(RootRaised Cosine，根升余弦)滤波器中选择α＝0.22，协议上规定的载波间隔大于Rc*(1+α)，这样有较小的邻频干扰。3G的标准化过程中，规定载波的中心频率最小间隔为200kHz。因此3GPP(3rd Generation PartnershipProject，第三代伙伴项目)25.105中的规定，1.28Mcps TDD(Time DivisionDuplex，时分双工)的信道间隔为1.6MHz，3.84Mcps的WCDMA信道间隔为5MHz。

数字中频位于移动通信系统的数字前端DFE(Decision FeedbackEqualization，判决反馈均衡器)，DFE需要完成的两个重要功能是DUC(Digital Up Conversion，数字上变频器)和DDC(Digital Down Conversion数字下变频器)。DUC需要做的是内插滤波，DDC需要做的工作是滤波抽取。现有系统DUC一般采用直接内插后滤波，再进行多载波叠加的结构，实现框图如图1所示；DDC首先是载波分离，随后是滤波抽取后物理层信号输出，实现框图如图2所示。

现在TD-SCDMA系统支持3个频段，分别如下：1880MHZ～1920MHZ、2010MHZ～2025MHZ、2300MHZ～2400MHZ，TD-SCDMA系统为了扩大容量，需要占用更多的带宽或者更多的频点，以支持更多的载波数，在一个RRU处理单元内载波数越多，DUC/DDC耗费的FPGA(FieldProgrammable Gate Array，现场可编程门阵列)资源就越多。

采用上述结构设计思想简单，每一个滤波器的设计只要考虑本载波带宽即可。但是上述滤波器的设计架构存在的一个问题是每一个载波单独内插滤波到中频末级，这样比较耗费FPGA资源。

现有技术中存在描述多相滤波器的设计方法，但是没有介绍多级组合滤波器的设计技巧和滤波器的设计方法。对于TD-SCDMA来说，随着载波数越来越多，如何节省多通道滤波，载波叠加消耗的资源变成一个紧急而又重要的任务。

现有技术中存在介绍等波纹滤波器的设计方法，但是没有提到等波纹FIR滤波器如何能更好的结合CIC(Cascaded Integrator Comb，梳状滤波器)滤波器，设计多通道的RRC滤波器。

申请文件20061008598.0《一种通用可编程数字滤波器及其工作方法》涉及一种通用可编程数字滤波器及其工作方法，提出了数字滤波器比模拟滤波器稳定性，抗干扰能力和精度提高很多，同时仅仅提到了数字滤波的通用实现结构，但是没有提及如何在多通道的系统中有效工作和节省资源。

综上所述，现有技术中采用直接滤波内插架构，随着载波数量的不断增加，耗费的FPGA资源越来越多，系统很难实现；同时现有技术大多仅局限于理论上通用滤波器的结构和设计方法，没有针对通道众多的滤波器设计方法。因此，有必要提出一种技术方案，实现多载波、多天线、多频段上实现中频滤波，同时滤波器资源消耗也远小于传统滤波器的设计方法，能有效降低FPGA硬件资源的使用。

发明内容

本发明的目的旨在至少解决上述技术缺陷之一，特别通过降低CIC的级数，多个载波使用同一个滤波器完成滤波功能，本发明实施例提出的多级滤波器的设计方案，使得设计的滤波器阶数在FPGA可实现的范围内，EVM(Error Vector Magnitude，误差矢量幅度)等指标也可以满足协议要求。