[发明专利]一种可减少缺陷的显影方法

说明书

技术领域

本发明涉及半导体制造领域，尤其涉及一种可减少缺陷的显影方法。

背景技术

光刻工艺是指将掩膜图形转移到衬底表面光刻胶上的技术，是半导体工艺中使用最频繁和最关键的工艺之一。光刻工艺主要包括涂胶、前烘、曝光和显影等工艺步骤，为提高制造效率，曝光和显影工艺均采用了扫描的方式进行。在进行显影时，需提供如图1和图2所示的显影模块，如图所示，该显影模块包括承片台10和显影喷头11，该显影喷头11悬置在承片台10上。在如图1和图2所示的显影模块上进行显影时，表面涂敷有光刻胶且已完成曝光工艺的晶圆2设置在承片台10上，驱动显影喷头11沿图1和图2所示的箭头方向扫描喷涂显影液，其扫描喷涂的速度为55至85mm/s；之后静置预设时段使显影液与光刻胶反应，现有技术该预设时段范围为45至55s。

通过上述现有显影工艺显影的晶圆2表面易出现缺陷，扫描喷涂速度分别为55和85mm/s时显影后的晶圆2表面的缺陷特别多，其缺陷分别如图3和图4所示，该扫描喷涂速度范围已不能满足半导体加工对良品率的要求；当延长预设时段至72s时，显影后的晶圆2表面的缺陷有效降低，但延长静置的时间会降低产量，会使已成为半导体制造工艺瓶颈的显影工艺进一步影响产量。通过延长静置时间来改善扫描工艺对晶圆2表面缺陷的影响已不具有可行性。

经综合分析，低至55mm/s的扫描速度可能造成显影液过多而溅污显影喷头进而造成缺陷较多，高至85mm/s的扫描速度可能造成显影液过少而导致显影不足进而造成缺陷较多。

因此，如何提供一种可减少缺陷的显影方法以有效减少显影工艺所造成的缺陷，并有效优化显影工艺和确保显影效率，已成为业界亟待解决的技术问题。

发明内容

本发明的目的在于提供一种可减少缺陷的显影方法，通过所述显影方法可减小因显影所产生的缺陷，并有效优化显影工艺和确保显影效率。

本发明的目的是这样实现的：一种可减少缺陷的显影方法，包括以下步骤：a、提供显影模块和表面涂敷有光刻胶且已完成曝光工艺的晶圆，该显影模块具有承片台和显影喷头；b、将该晶圆设置在该承片台上且驱动显影喷头扫描喷涂显影液；c、静置预设时段使显影液与光刻胶反应；在步骤b中，显影喷头扫描喷涂显影液的速度范围为65至75mm/s。

在上述的可减少缺陷的显影方法中，在步骤b中，显影喷头扫描喷涂显影液的速度为65mm/s。

在上述的可减少缺陷的显影方法中，在步骤b中，显影喷头扫描喷涂显影液的速度为70mm/s。

在上述的可减少缺陷的显影方法中，在步骤b中，显影喷头扫描喷涂显影液的速度为75mm/s。

在上述的可减少缺陷的显影方法中，在步骤c中，该预设时段范围为44至55s。

在上述的可减少缺陷的显影方法中，在步骤c中，该预设时段为50s。

与现有技术中较宽范围的显影扫描速度易导致晶圆表面显影所造成的缺陷较多相比，本发明的可减少缺陷的显影方法在不降低显影效率的前提下优化了显影喷头扫描喷涂显影液的速度范围，使其从原来的55至85mm/s优化至65至75mm/s，如此可避免扫描速度较低所造成的显影液过多而溅污显影喷头并导致缺陷较多的现象，也可避免扫描速度较高所造成的显影液过少而造成显影不足和缺陷较多的现象，本发明在不降低显影效率的情况下有效提高显影质量。

附图说明

本发明的可减少缺陷的显影方法由以下的实施例及附图给出。

图1为进行显影时的显影模块的立体示意图；

图2为进行显影时的显影模块的正视示意图；

图3和图4分别为图1和图2中的显影喷头的扫描喷涂速度分别为55和85mm/s时的显影后晶圆的缺陷示意图；

图5为发明的可减少缺陷的显影方法的流程图；

图6至图8分别为图1和图2中的显影喷头的扫描喷涂速度分别为65、70和75mm/s时的显影后晶圆的缺陷示意图。

具体实施方式

以下将对本发明的可减少缺陷的显影方法作进一步的详细描述。

参见图5，其显示了本发明的可减少缺陷的显影方法的流程图，如图所示，本发明的可减少缺陷的显影方法首先进行步骤S50，提供显影模块和表面涂敷有光刻胶且已完成曝光工艺的晶圆，所述显影模块具有承片台和显影喷头。所述显影模块如图1和图2所示，所述显影模块包括承片台10和显影喷头11，所述显影喷头11悬置在承片台10上。

接着继续步骤S51，将所述晶圆设置在所述承片台上且驱动显影喷头扫描喷涂显影液，扫描喷涂显影液的速度范围为65至75mm/s。