[发明专利]集成DMOS和肖特基

说明书

相关申请的交叉引用

本申请要求于2009年12月30日提交的临时美国专利申请序列号61/291,124的权益，其在此通过引用被完整地并入。

实施方案的描述

应注意到，附图的一些细节被简化而且被绘制成促进对本发明实施方案的理解，而不是维持严格的结构准确性、细节和比例。也应注意到，不是所有的制造步骤被说明，因为半导体制造的一般方法是众所周知的。

现在将对本教导的目前的实施方案(示范性实施方案)做详细参考，其实施例在附图中被说明。在任何可能的场合，将在全部附图中使用相同的参考数字来表示相同或类似的部分。

图1是包括在单个芯片上的低侧和高侧输出功率器件的电压转换器器件的实施方案的框图；

图2-3是描述根据本教导的实施方案的横截面；

图4是根据本教导的一个或多个实施方案的模拟掺杂浓度的图形表示；

图5是根据本教导的一个或多个实施方案的电流-漏极电压曲线；以及

图6是可根据本教导的实施方案形成的电子系统的框图。

实施方案一般涉及包括扩散金属氧化物半导体(DMOS)场效应晶体管(FET)的电压转换器结构。实施方案可包括在单个半导体芯片上与肖特基二极管合并的例如横向N沟道DMOS(NDMOS)器件、准垂直DMOS(QVDMOS)器件、具有与基底隔离的主体的FET等的组合。肖特基二极管可通过在DMOS器件的P型体区中形成N型区域而集成到不同DMOS器件的单元中。

图1示出根据实施方案的电压转换器10的框图。电压转换器10可包括带有停滞时间控制的金属氧化物半导体场效应晶体管(MOSFET)驱动器12和第二MOSFET芯片15，第二MOSFET芯片15包括一个或多个高侧电路器件14(例如，FET)和一个或多个低侧电路器件16(例如，FET30和肖特基二极管25)。肖特基二极管25可与FET30集成(如下面讨论的)。肖特基二极管25可以是结势垒肖特基二极管(JBS)(在此一般被称为JBS)。如将理解的，JBS可提供类似肖特基的正向传导以及类似PN二极管的反向阻塞电压。JBS可包括并联的PN结和肖特基结二极管。低侧器件16和高侧器件14可全部合并入单个半导体芯片(例如，硅、砷化镓等)中。在实施方案中，高侧器件14可电连接到V_IN引出线，而低侧器件16可电连接到电源地线P_GND。可包括也被称为输出级的各种其它封装引出线和管脚分配，例如图1中描述的那些。

应理解，实施方案在下面描述具有集成肖特基二极管的DMOS器件的形成。也应理解，虽然一般制造信息被包括，半导体制造技术是众所周知的而且可适合于正被使用的具体工艺。也应进一步理解，虽然肖特基二极管被显示为集成到电压转换器的单元中，肖特基二极管不必与每个单元集成。例如，对于30V的FET，肖特基单元可每隔五个FET单元被集成。此外，在此使用的单元可包括其中集成有或没有肖特基二极管的两个DMOS。

图2显示在DMOS中的集成JBS的两个半单元206的横截面。横截面说明半单元206的第一个202和半单元206的第二个204。如图2所示，与右侧的第二半单元204比较，左侧的第一半单元202被反转。应认识到，术语“左”和“右”对所示的说明是相对的。应进一步认识到，半单元中仅有一个完整地用参考数字标记，且当看图时为了清楚的目的相应的参考数字从剩下的侧面被移走。所显示的每个半单元206可包括P型基底200(其可具有在一侧或两侧202、204上的未显示的额外的材料)。P型基底200可包括例如硅、砷化镓等。高压N阱层(HVNW)210可在P型基底200上方形成(浓度：1e14-5e16cm-3；离顶表的深度0.5-3μm)。

JBS 25可包括在N2区260上方形成的肖特基金属253，其中N2区260可在HVNW210上方形成。肖特基金属253可形成JBS 25的阳极280。肖特基金属253可包括例如钛、钴、铂等。这些金属与硅紧密接触，并使用适当的温度操作形成金属硅化物TiSi₂、CoSi₂、PtSi₂等和其组合。应认识到，可使用除了所列出的那些肖特基金属以外的肖特基金属。如图2所示，通过在P2阱220的相邻横向部分之间插入N2区260，JBS 25可集成到横向DMOS 30中。N2区260可以与P2阱220是大约相同的深度。