[发明专利]一种紧凑的高信息率RS译码装置

说明书

技术领域

本发明涉及一种紧凑的高信息率RS译码装置，属于编译码技术领域。

背景技术

RS译码系统的关键方程求解算法是一个嵌套循环结构，一般需要循环迭代递推2t次，包含两个关键步骤：依据伴随式迭代递推错误位置多项式和错误值多项式的次数；修正错误位置多项式和错误值多项式的次数。工程应用的算法主要有BM算法和EuClidean算法。这两种算法各有优缺点，一般采用硬件逻辑设计复杂度低且具有固定关键路径延迟小的无逆的riBM和RiBM算法。

一般地，用于关键方程求解的riBM和RiBM算法适用于并行处理，这样每个时钟周期内要使用6t+2个通用的G(2m)有限域并行乘法器。并行处理设计的优点是算法结构的逻辑设计特别简单，但缺点是数量众多的有限域并行乘法器要占用相当多的FPGA逻辑单元，这对FPGA逻辑资源受限的系统设计十分不利。

在高信息率RS译码系统，由于RS码字很长，一般以延迟固定帧的方式输出译码序列，因此可将这个算法采用串行处理方式，仅使用2个有限域并行乘法器，这样确实能够大幅度降低算法占用逻辑单元的数量。然而采用这种方式却引出了另一个棘手的问题，由于算法本身是一个嵌套循环的控制过程，这个控制过程使用FPGA逻辑设计就显得不必要的复杂，并且占用了相对算法本身较多的逻辑单元。

发明内容

本发明的技术解决问题是：克服现有技术的不足，提供了一种紧凑的高信息率RS译码装置，克服了高信息率RS译码过程中关键方程求解算法占用较多FPGA逻辑单元的问题。

本发明的技术解决方案是：

一种紧凑的高信息率RS译码装置，包括伴随式计算模块、关键方程求解模块、错误搜索和错误值计算模块，所述关键方程求解模块采用riBM或RiBM算法，用于计算错误位置多项式和错误值多项式。

其特征在于：所述关键方程求解模块包括RAM存储模块、迭代运算模块和修正系数模块，

RAM存储模块，分为两个存储区，初始化时用于存储输入的伴随式；并在计算过程中分别用于存储每次循环第r个状态和第r+1个状态中的错误位置、错误值和用于计算错误位置和错位值的辅助数据；r为循环次数，取值[0，2t-1]；

迭代运算模块，用于在循环中利用存储于RAM存储模块中的第r个状态中由修正系数模块产生的辅助数据更新第r+1个状态的错误位置和错位值；

修正系数模块，用于在循环中利用存储于RAM存储模块中第r个状态的错位位置和错位值修正第r+1个状态中用于计算错误位置和错位值的辅助数据。

在关键方程求解模块中还包括状态控制模块，状态控制模块采用状态机对迭代运算模块和修正系数模块进行控制，所述状态机包括空闲状态、开始状态、迭代状态、修正状态和结束状态；

空闲状态：状态控制模块对伴随式的输入进行检测，当有伴随式输入时，转入开始状态；

开始状态：状态控制模块将输入的伴随式存储到RAM存储模块中，并对算法进行初始化，算法初始化完成后，转入迭代状态；

迭代状态：状态控制模块启动迭代运算模块(3)；迭代运算模块(3)迭代运算完成后，迭代运算模块向状态控制模块返回完成信号，转入修正状态；

修正状态：状态控制模块启动修正系数模块；修正系数模块对辅助数据修正完成后；修正系数模块向状态控制模块返回完成信号，转入结束状态；

结束状态：状态控制模块将错误多项式输出；转入空闲状态。

本发明与现有技术相比具有如下优点：

(1)本发明充分利用FPGA内置的RAM资源，依据关键方程求解算法的结构特点，以循环顺序存取RAM的处理机制代替嵌套循环的控制过程，这样简化了嵌套循环控制过程的逻辑设计复杂度，从设计方法上大幅度降低了算法占用FPGA逻辑单元的数量。

(2)本发明特别适合于FPGA逻辑资源有限的系统，仅需要增加极少的RAM存储空间就能实现，而且简化了RS译码系统的关键方程求解算法的串行设计，也为其它类似算法的串行设计提供了有效的FPGA设计参考。

(3)本发明将关键方程求解算法的嵌套循环控制过程转换为对FPGA内置RAM的循环顺序存取的处理机制，用RAM资源换取逻辑单元资源，从而降低了占用逻辑单元的数量，同时简化了嵌套循环控制过程的逻辑设计。

附图说明

图1为关键方程求解模块的组成；

图2为状态控制模块的状态转移图；

图3为迭代运算模块；

图4为riBM算法Iambda状态更新；

图5为riBM算法delta状态更新；

图6为基于RAM结构的迭代运算；