[发明专利]改进型带隙基准电压源及带隙基准电压产生电路

说明书

技术领域

本发明关于一种带隙基准电压源及带隙基准电压产生电路，特别是关于一种高电源抑制比、MOS差分对管电流更为匹配的改进型带隙基准电压源及带隙基准电压产生电路。

背景技术

带隙基准电压源由于其低温度系数的特性，被广泛应用于各种模拟和混合信号电路系统中，相应地，带隙基准电压也成为模拟和混合信号电路系统中不可或缺的部分。图1为一种传统的带隙基准电压产生电路的电路结构图。如图所示，传统的带隙基准电压产生电路包括传统的带隙基准电压源101以及调节器102，其中，传统的带隙基准电压源101包括栅极相连的NMOS晶体管M1和NMOS晶体管M1、栅极相连的PMOS晶体管M3和PMOS晶体管M4及PMOS晶体管M5、栅漏短接用作二极管之用的双极性晶体管Q1、Q2、Q3以及电阻R1与R2，PMOS晶体管M3、M4及M5的源极连接至等效电源电压VDDL，电阻R1连接与NMOS晶体管M2漏极与双极性晶体管Q2源极之间，电阻R2连接于PMOS晶体管M5漏极与双极性晶体管Q3源极之间，双极性晶体管Q1源极与NMOS晶体管M1漏极相连，PMOS晶体管P5的漏极即为带隙基准电压输出端Vbg，为了得到对电源更好的电源抑制比，传统的带隙基准电压源101的电源电压往往由调节器102提供，调节器102包括比较器103以及电阻Rr1与电阻Rr2，其中比较器103的一个输入端连接传统的带隙基准电压源101的带隙基准电压输出端Vbg，输出端连接于PMOS晶体管M3、M4及M5源极，以提供等效电源电压VDDL，电阻Rr1、Rr2串联于比较器103的输出端，同时，其中间节点连接至比较器103的另一输入端。

传统的带隙基准电压产生电路通过加入调节器，虽然可以获得比较高的电源抑制比，但是，该电路却存在如下缺点：1、PMOS晶体管M3与M4、NMOS晶体管M1与M2的漏端电压不一致会导致经过他们的电流不能完全匹配；2、增加的调节器103会引入该电路的电压偏移，增加了设计难度。

综上所述，可知先前技术的带隙基准电压产生电路存在流经各晶体管的电i流不能完全匹配以及会产生电压偏移的问题，因此，实有必要提出改进的技术手段，来解决此一问题。

发明内容

为克服上述现有技术存在的电源抑制较低以及如需增大电源抑制比需要增加调节器电路引入电压偏移量的问题，本发明的主要目的在于提供一种改进型带隙基准电压源及带隙基准电压产生电路，其通过一个级联的电流镜像电路为改进带隙基准电压源电路提供反馈电流和等效电源电压，并在电源电压端和传统的带隙基准电压源电路间增加一P型MOS晶体管以增大电源电压端的阻抗，以提高整个带隙基准电压源电路对电源电压端的电源抑制比。

为达上述及其它目的，本发明提供一种改进型带隙基准电压源，包含栅极相连的第一NMOS晶体管和第二NMOS晶体管、栅极互连的第三PMOS晶体管和第四PMOS晶体管及第五PMOS晶体管、栅漏短接用作二极管之用的三个双极型晶体管Q1和Q2及Q3以及第一电阻与第二电阻，其特征在于：该改进型带隙基准电压源还包括一第十五PMOS晶体管，该第十五PMOS晶体管源极与该第三PMOS晶体管源极、该第四PMOS晶体管源极以及该第五PMOS晶体管源极共同接至等效电源电压，栅极接至该第一NMOS晶体管漏极，漏极与该三个双极性晶体管的栅漏端共同接地，该第十五PMOS晶体管用于提高该等效电源电压的阻抗。

进一步地，该改进型带隙基准电压源还包括第三电阻与第四电阻，其中该第三电阻一端与该第三PMOS晶体管漏极、该第一NMOS晶体管栅极以及该第二NMOS晶体管栅极相连，另一端与该第十五PMOS晶体管栅极及该第一NMOS晶体管漏极相连；该第四电阻一端与该第三PMOS晶体管栅极、该第四PMOS晶体管栅极以及该第二NMOS晶体管漏极相连，另一端与该第四PMOS晶体管漏极相连。

为达上述及其它目的，本发明还提供一种带隙基准电压产生电路，其至少包含一改进型带隙基准电压源与一级联的电流镜像电路，该级联的电流镜像电路连接于一电源电压，并与该改进型带隙基准电压源的第三PMOS晶体管源极、第四PMOS晶体管源极、第五PMOS晶体管源极以及第十五PMOS晶体管源极均连接，以为该改进型带隙基准电压源提供环路反馈电流及提供等效电源电压。