[发明专利]一种EEPROM存储器电路

权利要求书

1.一种EEPROM存储器电路，其特征在于它包括Cg端子控制电路、Ag端子控制电路和存储单元电路；其中所说的Cg端子控制电路的输入端和Ag端子控制电路的输入端分别接收采集到的数字信号，二者的输出端与存储单元电路的输入端连接。

2.根据权利要求1所述的一种EEPROM存储器电路，其特征在于所说的Cg端子控制电路和Ag端子控制电路由二输入或非门、两个反相器、二输入与门和二输入与非门构成，其中所说的二输入或非门的输入端采集待处理的数字信号，其输出端分别与1个反相器的输入端和二输入与非门的一个输入端连接；所说的与二输入或非门连接的反相器的输出端与二输入与门的一个输入端连接；所说的二输入与门另一个输入端与另一个反向器的输入端连接，同时接受读写信号，其输出端输出Cg控制信号；所说的二输入与非门的另一输入端连接与二输入与门连接的反相器的输出端，其输出端输出Ag控制信号。

3.根据权利要求1所述的一种EEPROM存储器电路，其特征在于所说的存储单元电路是n行m列的阵列结构，共有n*m个Block单元组成；所说的每个Block单元的输入端分别与Cg端子控制电路的输出端、Ag端子控制电路的输出端连接。

4.根据权利要求3所述的一种EEPROM存储器电路，其特征在于所说的Block单元是由8个存储单元组成，每个存储单元都是由存储单元浮栅端控制管M1、存储单元浮栅端控制管M2、浮栅管源端控制管M3、存储单元控制管M4和存储单元控制管M5构成；其中，所说的存储单元浮栅端控制管M1的栅极与存储单元控制管M4的栅极相互连接作为行选择管控制栅端Sg，其源级作为Block单元的第i位存储浮栅电压端子Cgi(i＝0-7)，其漏极与存储单元浮栅端控制管M2的漏极、存储单元控制管M5的栅极连接；所说的存储单元浮栅端控制管M2的栅极作为Cg控制端NCg，其源级接地；所说的存储单元控制管M5的漏极与浮栅管源端控制管M3的漏极相连，其源级与存储单元控制管M4的漏极连接；所说的存储单元控制管M4的源级作为Block单元的第i位的位线电压端BLi(i＝0-7)；所说的浮栅管源端控制管M3的源级接地，其栅极作为Ag控制端Ag_ctrl；且每个存储单元中的存储单元控制管M4的栅极连接在一起作为行选择管控制栅端Sg；所说的每个存储单元中的存储单元浮栅端控制管M2的栅极连接在一起作为Cg控制端NCg；所说的每个存储单元中的浮栅管源端控制管M3的栅极连接在一起作为Ag控制端Ag_ctrl。

5.根据权利要求3所述的一种EEPROM存储器电路，其特征在于所说的每一个Block单元中的每个存储单元的存储单元控制管M4的栅极相互连接。

6.根据权利要求4所述的一种EEPROM存储器电路，其特征在于所说的每个Block单元中的每个存储单元的存储单元浮栅端控制管M2的栅极与Cg端子控制电路的输出端连接；所说的每个Block单元中的每个存储单元的浮栅管源端控制管M3的栅极与Ag端子控制电路的输出端分别连接。