[发明专利]一种通用阵列信号处理板

说明书

技术领域

本发明涉及一种通用阵列信号处理板，属于信号处理领域。

背景技术

随着信号处理系统对计算量和数据传输能力越来越高的要求，多DSP并行信号处理平台应运而生。为了便于各个DSP间的通信和任务划分，目前多DSP处理平台以共享/复用总线的紧耦合结构为主流设计。共享/复用的总线不仅要完成DSP间的通信，还要完成DSP与A/D、D/A、串口、USB器件、网口等之间的通信，容易引起数据处理之间的总线竞争。

发明内容

为了克服现有技术的不足，本发明提供一种通用阵列信号处理板，能够克服上述的技术问题。

该一种通用阵列信号处理板，包括DSP信号处理模块、协处理模块、内存及闪存模块、电源及时钟模块和cPCI接口模块；其中DSP信号处理模块由8片信号处理芯片组成，协处理模块由4片FPGA及1片CPLD构成，其中每片FPGA与2片DSP互连，通过内建的双口RAM实现cPCI总线与DSP的数据交换和指令控制，1片CPLD用于完成内存空间的地址分配；内存及闪存模块由SDRAM和FLASH存储器构成，其中每个DSP的64位总线无缝连接4片32M×16位SDRAM，FLASH存储器用于完成DSP根节点的程序加载；电源及时钟模块用于对信号处理板供电并提供板上各芯片的工作时钟；cPCI接口模块由cPCI总线和PCI桥芯片构成，其中cPCI总线用于数据信息、地址信息和控制信息的高速传输，PCI桥芯片用于提供非PCI设备与PCI总线之间的数据通道。

各个DSP之间采用高速链路口方式实现点对点的通信。

该信号处理板还包括一条硬件同步定时总线，用于控制机箱内所有cPCI总线通用处理板和PMC板的定时和同步。

该信号处理板还包括一种集成调试环境Lion debugger，使用主机通过cPCI总线对该信号处理板上的多片TS201S处理器进行同步程序加载和调试。

集成调试环境Lion debugger提供实时内存数据观察及修改、动态波形显示、本机调试和网络远程调试。

本发明的有益效果：

该信号处理板采用松耦合结构，各个DSP之间采用高速链路口方式实现点对点的通信，通过FPGA的控制将需要处理的数据按照链路口的专用数据传输协议形成数据流，通过链路口送到片内存储器，从而避免了共享总线，大大减小了总线的数据传输量，有效缓解了总线竞争。此外，链路口传输以DMA方式进行，数据流的传输不会占用DSP内核的运算时间，可以大大提高系统性能。此外，主机调试方式避免了采用传统JTAG调试方式可能出现的问题，可以实现多片TS201S处理器的同步程序加载、调试和实时内存查看等功能，其多片DSP调试效率是传统JTAG调试效率的几十倍。

附图说明

图1为本发明的通用阵列信号处理板结构示意图。

具体实施方式

下面结合附图及实施例对本发明的实施方式做进一步详细说明。

本发明在一个标准的6U cPCI板卡上集成了8个600MHz的高性能浮点DSP处理器，整板可提供28.8GFLOPS峰值计算能力，适用于雷达、声纳、电子对抗等需要实时信号处理、高速数据采集处理的应用领域。

系统总线采用66MHz 64bit cPCI总线，8个TS201S处理器不共享总线，采用分布内存体系结构。每个TS201S的64位总线无缝连接4片32M×16位SDRAM，4片SDRAM配置成32M×64位，共256MB，整板SDRAM容量达256MB×8＝2048MB。cPCI主机和DSP均可访问SDRAM。DSP访问SDRAM的峰值速率为800MB/S，PCI访问SDRAM的速度峰值速率为240MB/S。

8个TS201S处理器提供强大的I/O接口，其64位总线直接连到对应的FPGA。FPGA采用Altera的Stratix系列EP2S30，300万门，64个乘法器，16个DSP块，6个数字锁相环，672个I/O引脚，每片FPGA提供高达1.36Mb在片存储能力。每片DSP上的FPGA通过总线方式与PLX公司的高性能PCI桥芯片相连。主机通过cPCI总线可实现对8片DSP的程序加载与通讯，理论峰值速率可达240MB/S。

DSP和FPGA之间的读写采用64位总线，既可采用I/O寄存器方式，也可采用双口SRAM方式。I/O方式主要用于寄存器设定和状态读取，双口RAM主要用于与cPCI总线和LVDS的高速通讯。