[发明专利]低电压高速分频器

权利要求书

1.一种低电压高速分频器，其电路构成包括：

第一锁存器，以及

与第一锁存器交叉耦合的第二锁存器；其中

所述第一锁存器和第二锁存器为带时钟控制管的锁存器，两个锁存器的电路结构完全相同；

第一锁存器的输出端QP和QN直接连接到第二锁存器的输入端IP和IN，第二锁存器的输出端QP和QN交叉耦合连接到第一锁存器的输入端IN和IP，差分时钟信号CP和CN对应连接到第一锁存器和第二锁存器的锁存控制端。

2.根据权利要求1所述的低电压高速分频器，其特征在于：所述第一锁存器(2-1)的组成包括采样差分对管(21)、锁存交叉耦合对管(22)、带时钟控制管(钟控晶体管)的负载模块(23)以及尾电流源(27-1)；第二锁存器(2-2)的组成与第一锁存器的组成相同包括采样差分对管(24)、锁存交叉耦合对管(25)、带时钟控制管的负载模块(26)以及尾电流源(27-2)，尾电流源(27-1)和(27-2)组成的尾电流源对(27)为两个锁存器共用；

第一锁存器(2-1)的采样差分对管的源极与第二锁存器(2-2)的锁存交叉耦合对管的源极相连接，并连接到尾电流源(27-1)的漏极，还经过隔直电容连接输入时钟信号CP，时钟控制管MC₁的两端并接在锁存器的两输出端QN和QP上，时钟控制管MC₁的控制端连接时钟信号CP；

第二锁存器的采样差分对管的源极与第一锁存器的锁存交叉耦合对管的源极连接在一起，并连接到尾电流源(27-2)的漏极，还经过隔直电容连接输入时钟信号CN，时钟控制管MC₂的两端并接在锁存器的两输出端QN和QP上，时钟控制管MC₂的控制端连接时钟信号CN；

每个锁存器的输出信号与其采样对管栅极所接入的输入信号的频率相同，都为输入的时钟信号频率的一半。

3.根据权利要求2所述的低电压高速分频器，其特征在于：所述采样差分对管(21)以及锁存交叉耦合对管(25)，采样差分对管(21)由M₁和M₂组成，锁存交叉耦合对管25由M₇和M₈组成，M₁和M₂及M₇和M₈为FET场效应管；采样差分管M₁和M₂的漏极以及锁存交叉耦合管M₈和M₇的漏极各自对应连接到各自锁存器的输出端QN和QP，M₁和M₂的源极同M₇和M₈的源极接在一起，连接点经过隔直电容接入时钟信号CP，并与尾电流源(27-1)的漏极相连接；

所述锁存交叉耦合对管(22)以及采样差分对管(24)，锁存交叉耦合对管(22)由M₃和M₄组成，采样差分对管(24)由M₅和M₆组成，M₃和M₄及M₅和M₆为FET场效应管，采样差分管M₃和M₄的漏极以及锁存交叉耦合管M₆和M₅的漏极各自对应连接到各自锁存器的输出端QN和QP，M₃和M₄的源极同M₅和M₆的源极连接在一起，并和尾电流源(27-2)的漏极相连接，连接点经过隔直电容连接到输入时钟信号CN；

M₃和M₄的栅极以及M₈和M₇的栅极交叉连接各自锁存器的输出端QN和QP，并交叉连接到对应锁存器的输入端IP和IN。