[发明专利]数字锁相环

说明书

技术领域

本公开内容涉及数字锁相环的领域，虽然并非排他地，但具体地涉及具有数字至时间转换器(DTC)的数字锁相环，用于实现分数分频锁相环(fractional-N phase locked loop)。

背景技术

频率合成器是无线收发器的关键构建模块。与深亚微米CMOS处理器如CMOS090/CMOS065有关的长处包括增加的逻辑密度和高时钟速度。利用这些性能的数字密集技术应用到全数字锁相环(ADPLL)设计中[1]-[2]。

与已知的ADPLL关联的问题包括在输出时钟频率处运行的时间至数字转换器(TDC)延迟线的功耗，以及在采样周期期间，采样寄存器(每一个延迟阶段一次地)将消耗大电流。另外，在TDC和用于读取计数器的同步电路之间存在偏离。在频率杂散(frequency spurs)方面的其他缺点与现有技术关联。

列出或讨论在先公布的文件或说明书中的任何背景技术，不应认为是承认该文件或背景是现有技术的一部分或公知常识。

发明内容

根据本发明的第一方面，提供一种数字锁相环，配置为接收参考时钟信号和信道命令字，并且产生输出时钟信号，该数字锁相环包括：

可调节延迟元件，配置为：

接收参考时钟信号，

根据时间延迟控制信号，向参考时钟信号应用时间延迟；以及

提供延迟的参考时钟信号；

定时元件，配置为处理延迟的参考时钟信号和输出时钟信号，并且产生表示输出时钟信号的相位的第一控制信号；

参考累加器，配置为接收信道命令字，并且产生：

表示期望的输出时钟信号的相位的第二控制信号；以及

时间延迟控制信号，使得延迟的参考时钟信号被延迟表示期望的输出时钟信号的相位的第一部分的时间段；

控制器，配置为处理第一和第二控制信号，并且产生DCO控制信号，用于根据第一和第二控制信号来设置数字受控振荡器的频率；以及

数字受控振荡器，配置为根据DCO控制信号产生输出时钟信号。

通过使得定时元件能够用于提供比现有技术可提供的更准确的表示数字受控振荡器(DCO)的相位的信号，可调节时间延迟可以用于改善DPLL的量化误差。

可以认为可调节延迟元件使得延迟的参考时钟信号的边缘更接近DCO输出的边缘，因此DPLL可以实现改善的开关工作。

本文描述的一个或更多个数字锁相环的改善的特性可以是相位噪声减少以及任何非线性减小的方面。可以认为本文描述的一个或更多个实施例减少数字锁相环的量化误差，并且使量化误差与该数字锁相环执行的分数计数不相关。

期望的输出时钟信号的第一部分表示比定时元件的量化幅度更小的值。定时元件的量化幅度表示期望的输出时钟信号的第二部分。期望的输出时钟信号的第二部分可能比期望的输出时钟信号的第一部分大一个数量级。

数字锁相环可以是分数分频锁相环。

期望的输出时钟信号的第一部分表示期望的输出时钟信号的分数部分，并且定时元件配置为根据其量化幅度产生第一控制信号，该量化幅度表示期望的输出时钟信号的整数部分。

可调节延迟元件可以是数字至时间转换器。该数字至时间转换器可以是游标尺式(Vernier)数字至时间转换器。

第一控制信号可以表示输出时钟信号的相位是超前于还是落后于延迟的参考时钟信号。

定时元件可以是计数器或分频器。

数字锁相环可以配置为作为开关(bang-bang)类型锁相环来工作。该开关类型锁相环可以产生比现有技术的开关类型DPLL更小的相位误差/噪声。

可调节延迟元件可以配置为应用动态元件匹配(DEM)。

数字锁相环可以进一步包括数字滤波器，该数字滤波器配置为对DCO控制信号进行滤波，以提供DCO控制信号的时间平均值用于设置DCO的频率。数字滤波器可以是环路滤波器，该滤波器可以是低通滤波器。

该DPLL可以进一步包括处理器，该处理器配置为接收第二控制信号并产生表示可调节延迟元件的量化误差的量化误差信号，并且控制器还配置为处理量化误差信号以产生DCO控制信号。该处理器可以是DTC控制器。

该数字锁相环可以进一步包括处理器，该处理器配置为执行DCO控制信号的频谱分析，以确定可调节延迟元件的平均单位元件延迟，并且根据信道控制字和所确定的平均单位元件延迟来产生校准的时间延迟控制信号。该处理器可以是DTC控制器，或是可以确定平均单位元件延迟和向DTC控制器提供平均单位元件延迟的独立元件。