[发明专利]一种用FPGA实现的SDRAM刷新的新方法

说明书

技术领域

本发明涉及内存控制器设计，具体涉及一种用FPGA实现的、降低SDRAM刷新功耗的新方法。

背景技术

半导体存储器件有动态随机存取存储器(DRAM)和静态随机存取存储器(SRAM)两种。SRAM内部采用双稳态电路的形式存储数据，不需要刷新电路即能保存内部存储的数据。DRAM的存储单元是由晶体管和电容构成，数据被存储在电容中，由于电容会漏电，随着时间推移，会导致存储在电容中的数据被破坏，因此需要对存储在电容中的数据周期性地重复充电。可以与CPU时钟同步工作的DRAM称为SDRAM。

SDRAM的刷新分为自动刷新(auto refresh，AR)和自刷新(self refresh，SR)两种模式。无论是何种刷新方式，都不需要外部提供行地址信息，行地址选择由内部操作提供。SR主要用于休眠模式低功耗状态下的数据保存。本发明内容涉及AR操作。按照DDR2JTAG规范，大约需要每隔64ms，要求刷新完所有的8192行，这样每行刷新的时间间隔大约为7.8us。刷新时停止其他操作，刷新操作具有最高优先级，刷新时SDRAM响应外部输入的一个命令信号，然后进入自动刷新模式，容量大小不同的SDRAM颗粒刷新命令维持的时间不同，比如256Mb的SDRAM时间为75ns，512Mb的为105ns，1Gb的为127.5ns，2Gb的为197.5ns。SDRAM的刷新电流较大，由此带来较大的功耗。在大容量、多内存系统中，内存刷新带来的功耗不容小视，为此需要尽量减小在大容量、多内存系统中由于SDRAM刷新操作带来的功耗，提高系统运行效率，较少系统设计成本。

在00102790.5号专利“能选择执行存储体的自刷新操作的动态随机存取存储器”中提到了一种降低动态随机存取存储器功耗的方法，该方法在刷新时只针对那些存储数据的存储体进行刷新，而不像传统的刷新是针对所有存储体，这样通过有针对性的选择刷新来降低系统功耗，但是该方法在应用到大容量、多内存系统中时需要增加电路设计，额外又增加了系统的电路功耗，而且该专利只是针对自刷新操作进行的功耗降低。

在200510071912.9号专利“半导体存储装置中基于存储体的自刷新控制装置及其方法”中提到的降低存储体刷新功耗的方法，该方法也是通过在自刷新操作时选择性的进行刷新，可以有效降低自刷新电流及功耗，该方法未提及如何降低由于自动刷新操作带来的巨大功耗，而且在大容量、多内存领域，也需要额外增加电路来维持，由此也带来了额外的功耗开销。

发明内容

为解决上述问题，本发明用FPGA实现SDRAM的刷新，在刷新时间到来时，由FPGA向SDRAM发送刷新指令，在SDRAM自动刷新AR期间采用错峰叠加的方法降低SDRAM颗粒刷新带来的功耗，进而降低大容量、多内存系统的功耗。

一种用FPGA实现的SDRAM内存颗粒刷新的新方法，步骤如下：

A、内存控制器中有片选CS需要刷新；

B、在规定刷新时间到来时，发出刷新命令，选通第一个片选CS0进行刷新；

C、在CS0刷新周期未完时，CS0接收刷新指令M个周期后，FPGA发送再次刷新命令，选通第二个片选CS1；

D、以此类推刷新全部内存。

本发明的一种优选技术方案在于：M的取值可变。

本发明的另一优选技术方案在于：在内存型号不一样的情况下，利用FPGA可编程特性，CSn的刷新周期可随时进行调整。

通过采用该方案，可有效降低SDRAM颗粒的刷新电流及刷新功耗。在大容量、多内存系统(N≥4)中，对功耗的降低尤为显著，可有效降低系统整机功耗。

附图说明

图1是本发明刷新示意图

具体实施方式

如附图1所示。若在当前内存控制器中有三个片选CS需要刷新，在规定的刷新时间到来时，如图中第1个时钟周期所示，FPGA发出刷新命令，选通第一个片选CS0，在CS0刷新周期未完，CS0启动刷新5个周期后，发出第二个刷新命令，选通第二个片选CS1，同样在CS1选通刷新5个周期后，发出第三个刷新命令，同时选通第三个片选CS2，由于内存型号相同，在CS2的刷新周期满足的前提下，CS0和CS1的刷新周期也必定满足。正常情况下，在启动CS0刷新后，若刷新周期为T，必须等待刷新周期T结束后才能启动CS1的刷新，依次类推刷新这三个片选需要的时间为3T，而在该刷新模式下，在启动CS0刷新后到刷新完CS2，总共不要2T的时间(如附图为T+10个周期)，刷新时间大大减小，可有效降低刷新电流及刷新带来的功耗。