[发明专利]一种电路检测装置及方法

说明书

技术领域

本发明涉及电路设计领域，尤其涉及一种电路检测装置及方法。

背景技术

在多时钟电路设计中，异步时钟域间信号传递需要同步电路来保证设计的安全性，常用的同步电路如图1所示。

当电路的时钟较多时，时钟域间交互的信号较多，同步电路的数量也较多。为了方便检查时钟域间交互的信号是否全部做了同步处理，同时也为了统一同步电路的做法，一般会将同步电路从整体电路中独立出来，做成标准的同步电路模块，设计中凡是有需要做信号同步的点，就调用此模块。

事实上，不是所有的设计只要调用了同步电路模块对异步信号作同步就可以保证电路的安全。设计者需要考虑的是：多个信号经过同步电路模块同步后是否会有逻辑关联，如果有关联，信号间的相位关系的变化是否影响电路的功能。以图2所示电路为例，Xa和Ya是A时钟域的两个信号，它们经过同步电路被同步到B时钟域，Xb和Yb是同步电路的输出信号。此电路同步过程的时序如图3所示，在Ta时刻时钟信号Ca的上升沿，Xa和Ya信号同时由低变高，由于两路信号在传输过程中延时不同，到达同步电路输入端的信号变为Xa’和Ya’。同步电路在Tb1时刻时钟信号Cb的上升沿采样到Xa’的高电平，但采不到Ya’的高电平，而在Tb2时刻时钟信号Cb的上升沿才采样到Ya’的高电平，从而使在A时钟域同时变化的两个信号Xa和Ya经过同步电路同步后，输出的两个信号Xb和Yb之间相差了一个Cb的时钟周期，即信号的相位关系在同步前后不一致。基于这点，设计者需要考虑多个被同步的信号是否可以用在一起作逻辑运算：如果电路对这些信号之间的相位关系没有严格要求，则可以将它们用在一起作逻辑运算；反之则不能。

对于对被同步信号的相位关系有严格要求的电路来说，当电路较复杂时，设计者往往容易忽视多个被同步信号之间的相位关系，而直接或间接的将它们用在一起作逻辑运算。如图4所示，A时钟域的两个信号Xa和Ya经过同步电路同步到B时钟域，同步电路输出的信号为Xb和Yb，它们分别作为电路1和电路2的输入，电路1和电路2的输出又作为电路3的输入。由于Xa和Ya在同步前后相位关系可能发生变化，最终可能使电路3的输出信号Zb与预期的不同而导致电路逻辑错误。上述情况较易发生在复杂的多时钟域设计中。尤其是，当设计是从之前的版本继承而来，需要对其进行某些功能的改进时，特别容易引入这种隐患。

一旦设计中引入了这种风险，设计者在设计初期的仿真和验证中是无法发现的，即使到了IC tapeout前的后仿真阶段，也很难发现。因为这种隐患实际就是小概率事件，它是在特定的应用场景下(比如温度，电压，特定的操作等)才会偶然出现。设计中引入这种隐患后往往造成产品量产时不稳定，而要查清这种不稳定现象的根源往往需要花费很大的人力和时间，这既增加了产品的成本，也影响了产品的上市进度。

所以如何在设计初期就发现和排除这种隐患，对IC设计工作具有重要意义——增强设计安全性，降低设计成本，保证产品上市进度。

发明内容

本发明提供了一种检测异步时钟域间信号传递安全性的装置及方法，用于解决现有技术中，设计者难以发现异步电路设计隐患的问题。

本发明提供了一种检测异步时钟域间信号传递安全性的装置，包括N+1个寄存单元和选择单元，其中N为大于等于1的自然数；

所述N+1个寄存单元相互级联，每个寄存单元的输出端分别连接选择单元的不同输入端，每个寄存单元均接收同一个时钟信号，每个寄存单元在每个时钟周期内寄存输入的信号值；

所述选择单元根据选择端输入的选择信号从N+1个寄存单元的输出值中选择一个输出值或多个输出值作逻辑运算后的值作为选择单元的输出。

应用本发明提供的检测装置检测异步电路设计安全性的方法为：

用于采用权利要求1所述的电路检测装置检测待测电路中异步时钟域间信号传递的安全性，所述待测电路包括M个同步电路，M为大于1的自然数，其特征在于，该电路检测方法包括：

A、用M个电路检测装置替换待测电路中的M个同步电路，组成验证电路；

B、从未被选择过的电路检测装置中选择任意一个电路检测装置作为当前电路检测装置；

C、设置当前电路检测装置的选择信号，并将其他电路检测装置的选择信号设置成同一值，并且是与所述当前电路检测装置的选择信号不相同；

D、对验证电路进行仿真，根据仿真结果判断验证电路是否正常工作：如果验证电路不能正常工作，则确定待测电路设计存在风险，并结束检测；如果验证电路能正常工作，则进入步骤E；